一种非对称结构的水声通信同步技术研究

针对水声通信中单一波形设计同步技术存在的适用范围有限的问题,基于伪随机序列、LFM信号以及CW脉冲提出1种非对称同步结构,快速捕捉伪随机序列实现粗同步,有利于技术的硬件实现;利用线性调频信号实现精同步,可为后续处理提供准确的帧同步;最后通过CW脉冲估计得到多普勒系数,为多普勒补偿提供参照。理论研究表明该技术在移动水声通信环境下可给出准确的帧同步以及多普勒因子,并通过仿真试验验证了该技术的有效性与可行性。     

流水线结构RS译码器的超大规模集成电路设计

RS码已经广泛地应用于通信系统、数字电视和计算机存储系统中,用来提高数据可靠性.以数字电视广播(DVB)标准中定义的RS(204,188)译码器为例,详细介绍了改进的欧几里德(ME)算法及以此算法为基础的RS译码器的超大规模集成电路VLSI实现,采用了流水线结构,对译码器的各个模块进行了分析和建模.通过对流程的仿真和综合验证,发现这些模块能较好的满足设计要求,能纠正不大于8个的误码.     

基于MAX-Log-MAP算法和DSP芯片的Turbo译码器

Turbo码又称为并行级联卷积码,其重要的特性就是实现了伪随机编码的思想,但要实现译码低误码率却要以降低整个编译码系统的效率和增加延时为代价。因此,本文通过分析Turbo码迭代译码原理和MAX-Log-MAP算法,根据性能要求和可行性考虑,以DSP芯片ADSP-TS101和MAX-Log-MAP译码算法来实现Turbo译码器的设计,实验结果表明,该系统误码率较低、延时性能符合要求,工作稳定。     

基于FPGA的LDPC译码器的设计与实现

为提高译码性能,本文基于CCSDS标准中应用于近地空间的（8176,7154）LDPC码,根据归一化最小和译码算法理论,设计实现了尺度因子可变的LDPC译码器。本次译码器的设计主要对校验结点量化数据进行优化处理,设计实现了尺度因子随迭代次数变化而变化,且尺度因子值以2的倍数为基数,采用右移相加代替校验结点数据与尺度因子的乘法运算,简化硬件实现。此外,增加了译码校验模块来检验经校验结点与变量结点迭代计算后的码字是否译码成功,译码成功或到达设定的最大迭代次数后将数据发出。基于FPGA设计实现了LDPC译码器,其中硬件设计中采用部分并行的译码电路,合理利用硬件资源。在信噪比为1.8、最大迭代次数为15时,通过仿真及板级验证,并对比尺度因子值为0.5、0.75及尺度因子可变时的译码结果,证明了可变尺度因子NMS译码算法可以实现译码功能且具有较好的译码性能。     

基于Turbo码的卫星通信系统仿真研究

介绍了一种基于Turbo码的仿真方法。对Turbo码在卫星通信系统中的应用进行了较为详细的仿真建模和性能分析,设计了Turbo码的编码和译码器部分,并对仿真过程中的关键问题加以分析,通过仿真结果与理论比较,验证了仿真的正确性。     

基于JESD204B协议的数据采集接口设计与实现*

目前国内对于高速串行JESD204B接口开发使用难以摆脱国外限制,缺乏自主设计技术经验积累。为了促进JESD204B接口国产化进程,文中介绍了一种基于JESD204B协议的高速采样数据解析接收电路。利用Xilinx的高速串行收发器GTX实现了JESD204B接口的物理层,采用GTX内部8B/10B译码器解析接收串行数据流,按照4拜特对齐方式完成字节对齐,对GTX的功能配置和端口信号进行了研究;通过FPGA逻辑设计完成了接口的链路层,采用模块化设计思想,设计了同步请求管理模块,通过判断连续接收到标识符的数目控制链路初始化,并设计了用于检测和替换数据帧尾控制字节的接收数据处理模块。经过测试验证,在7.4 Gbps的传输速率下接口可以正确解析数据,所设计接口电路满足工程应用需求。     

基于FPGA的Turbo译码器设计

Turbo码良好的纠错性能为众多研究者所公认,其相关理论和实现技术一直是该领域的研究热点。本文主要围绕如何用FPGA实现Turbo码译码器,介绍了Turbo码迭代译码的硬件实现算法以及流水线译码概念,并利用Altera的Flex10k10芯片实现了该译码器。性能测试实验表明,该基于FPGA实现的译码器最高速率可达到8Mbps,性能相比于理论译码器性能下降控制在0.5dB以内,具有广阔的应用前景。     

Turbo码译码器的DSP实现

Turbo码以其优越的性能在通信系统中越来越受到人们的重视.由于Turbo码译码算法的复杂性,译码器通常需占用大量的存储空间和较长的运算时间,难以满足实际系统的要求.本文在深入研究Max-Log-MAP译码算法的基础上,对该算法进行了合理优化,提出了一种基于DSP的高效的软件实现方法.基于此方法实现的Turbo码译码器具有较低的误码率和较小的译码时延,在语音通信和数据通信中具有广泛的应用前景.     

基于状态机自适应相位帧同步器的设计与实现

帧同步器采用硬件描述语言AHDL设计,基于同步状态机实现帧同步信号的提取,对串行输人数据具有动态搜索、校验、锁定帧同步信号的功能和自适应相位的特点.可用于数字通信系统接收端,实现帧同步信号的提取.为了便于装置的调试与测试,设计中还增加了自检数据源产生逻辑,以实现装置的自检功能.整个设计可集成到一片CPLD或FPGA中,易于参数和程序的修改,适用于多种帧结构,具有很好的可移植性.结果表明,该系统运行稳定,很好地完成了帧同步信号的提取.     

基于FPGA和DSP的通用帧同步器设计

本文对通信系统中数据传输的帧同步的实现方法进行研究,根据具体的工程需求,提出利用FPGA和DSP实现通用帧同步器的方法,它能够适应遥测数据的多种帧结构和容错要求.通过实际应用验证了本文系统具有配置灵活、抗干扰能力强、通用性好等优点.     

基于Catapult C的数字滤波算法快速实现

随着光学遥感相机视频数据实时处理算法复杂度的不断增加,直接使用硬件描述语言进行设计难度越来越大,急需引入一种新流程——通过EDA工具直接将高级语言描述转化为HDL语言描述的RTL代码.本设计选择Catapult C工具完成数字滤波算法从C语言到RTL的设计,最后验证经Catapult设计的RTL代码与C、MATLAB功能一致,经硬件实现后性能相当,设计速度比直接使用硬件描述语言快几倍到几十倍.     

LDPC码的多路并行编码器实现

针对空间数据系统咨询委员会(CCSDS)标准下低密度奇偶校验(LDPC)码编码器低硬件实现复杂度的应用需求,提出一种适用于不同码长、码率LDPC码的多路并行编码器实现架构。该架构通过重复利用编码器中的存储单元,将矩阵信息共享到所有并行的运算单元中从而提高资源利用率。进一步,在现场可编程门阵列(FPGA)平台上验证并测试码率分别为1/2、2/3及4/5的单路和多路编码器,测试结果表明采用多路并行架构的编码器吞吐量比单路编码器有明显的提高且均达到1 Gbps以上;与达到基本相同吞吐量的单路多组编码器相比,其查找表资源分别减少40%、44%和46%。该架构充分利用FPGA的存储资源进而有效降低硬件实现复杂度。     

基于扩展格雷码的高速数据传输加固设计

星载雷达系统由于其工作环境和高速信号传输特性,在数据传输过程中无可避免的会因为各种干扰而出现误码.为了加固高速信号抵抗传输过程中的误码干扰,采用能纠错3位的完备码格雷码,经添加一位奇偶校验位扩展得到的扩展格雷码设计了编译码电路.根据扩展格雷码的生成矩阵和校验矩阵,以及一种硬判决译码算法,基于FPGA实现了扩展格雷码的并行信息编译码器以及串行信息编译码器.行为仿真结果表明该扩展格雷码编码器能正常实现连续编码,同时在模拟星载雷达系统因为干扰而出现的误码时,该译码器能自我纠正编码分组内3个以内的任意误码组合,达到了数据传输加固的目的.     

Adaptation of turbo coding and equalization in turbo equalization for time-varying and frequency-selective channels

A number of authors have sought to combine equalization and decoding in an iterative system in order to reduce the effects of frequency and temporal dispersiveness of time-varying frequency-selective channels. In the recent literature, several architectures based on these iterative systems have been proposed. One can note architectures which combine a maximum a posteriori (MAP) equalizer and decoder, architectures formed by an interference canceller and MAP decoder, architectures implementing a decision feedback equalizer and a MAP decoder, etc. Most of these architectures require accurate channel estimation to adapt the equalizer filters or to execute the MAP equalizers. This article presents a turbo equalizer architecture for time-varying frequency-selective channels without channel estimators. The proposed turbo equalizer consists of an interference canceller in direct-adaptation mode and a turbo decoder. In order to reduce noise correlation, the addition of a transverse filter to the interference-canceller architecture is proposed. The reliability factor for variable time-varying frequency-selective channels is also redefined in order to improve the performance of the turbo decoder. The architecture of the proposed turbo equalizer reduces considerably the effects of frequency and temporal dispersiveness of time-varying frequency-selective channels depending on the normalized Doppler frequency range.     

一种新型可编程多功能多媒体处理平台的研究与实现

本文旨在提出一种可编程多功能多媒体处理平台方案.首先深入了解基于TMS320DM642媒体处理器的多功能多媒体处理平台硬件系统的设计原理,然后深刻理解算法并针对平台优化算法,最后通过修改与硬件相关的软件,将软件系统移植到DM642平台卜.在该平台上实现了标准清晰度数字电视信源解码器(含TS流解复用、D1分辨率的MPEG-2视频解码和MPEG-2音频解码)、MPEG-4视频解码器(D1分辨率)和基于H.264标准的网络视频监控系统(CIF图像实时解码和QCIF图像实时编码).