基于锁频环+FFT+锁相环的载波跟踪方法

针对低信噪比条件下传统载波跟踪方法实现载波捕获转跟踪困难的问题,提出了一种基于锁频环+FFT+锁相环的载波跟踪方法。基于快速傅里叶变换(Fast Fourier Transform,FFT)分析,减小了锁频环转锁相环时剩余的载波频差,提高了载波捕获转跟踪的成功概率。阐明了提出的跟踪方法的工作原理,仿真结果表明,基于提出的方法可以使捕获转跟踪的成功概率达到100%。     

高动态微弱信标信号载波捕获跟踪的设计与实现

为了研究高动态低信噪比下信标信号的载波捕获跟踪问题,采用两级二阶锁频环(FLL)和一级三阶锁相环(PLL)技术方案。FLL采用基于周期图的鉴频方法,实现极低信噪比下信号载波的捕获。PLL中的三阶锁相环通过对环路压控振荡器(VCO)的输入控制信号进行监测,自适应地调整环路滤波器的带宽,以满足高动态下信号载波频率动态范围大的要求。在基于FPGA构建的信号处理板上验证了上述实现方案,并给出实验结果。     

基于卡尔曼和扩展卡尔曼滤波的耦合载波跟踪方法

鉴于低信噪比高动态环境下的载波跟踪过程中,接收信号存在显著的各阶频偏变化率,故提出了一种基于卡尔曼和扩展卡尔曼滤波的耦合载波跟踪方法。载波跟踪通过基于卡尔曼滤波的锁频环辅助基于扩展卡尔曼滤波的锁相环来实现,对频率斜升信号和频率加速信号分别进行了载波跟踪环路结构的分析,得到系统方程,并进行了载波跟踪系统性能仿真。经仿真验证,在信噪比为-20 dB条件下,该方法跟踪频率斜升信号收敛时间小于60 ms,跟踪频率加速信号收敛时间小于90 ms,对两种信号的频率跟踪残差均小于5 Hz,相位跟踪残差均小于0.25rad,跟踪性能显著优于传统环路。     

基于前导序列的突发通信载波同步算法

在突发通信中,载波同步技术是解调系统的核心和关键技术。给出了一种基于恒包络零自相关序列(CAZAC)作为前导的突发通信载波同步算法,该算法基于CAZAC序列零自相关特性,先用载波频差前向校正、载波相位前向校正进行载波初始同步捕捉,再用锁相环技术进行跟踪,能够在低信噪比下进行快速载波恢复。仿真结果表明,本算法的同步速度快,捕获的频率范围较宽。     

直扩导航系统中数字科思塔斯环的FPGA设计与实现

引言 扩频接收机载波的同步包括捕获和跟踪两个过程,载波捕获即多普勒频移的粗略估计通常包含在伪码同步过程中,而精确的载波相位及多普勒频移则通过FLL（锁频环）和PLL（锁相环）跟踪来实现。锁频环直接跟踪载波频率,而锁相环则直接对载波相位进行跟踪。锁相环具有较高的跟踪精度,但对通信链路干扰的容忍能力差,特别是受载体动态引入的多普勒频移影响较大;而锁频环具有较好的动态性能,但跟踪精度较低。     

四相鉴频器辅助的高动态BOC信号载波跟踪

叉积鉴频器的输出频率范围比较窄,捕获信号以后的多普勒频偏可能不在其跟踪范围内。针对此问题,提出了使用四相鉴频器( FQFD )算法辅助已经成型的二阶锁频环加三阶锁相环模型。首先,利用四相鉴频器的非线性特性将接收信号频偏大步长牵引到较低范围,然后使用锁频环消除其大部分动态性,最后利用锁相环跟踪精度高的特点实现高动态二进制偏移载波( Binary Offset Car-rier,BOC)信号载波的快速准确跟踪。在分析各跟踪模块算法的基础上,讨论了其本身的热噪声误差、动态适应力以及最优带宽等相关问题,理论分析和仿真结果验证了该方法比原有跟踪算法提高了300 Hz左右的鉴频范围,并且跟踪效果良好。     

散射信道下低速传输的校频技术研究

载波恢复技术通常是采用锁相环(PLL)和其他辅助手段提取载波,但锁相环的频率捕获范围受信噪比的制约,低信噪比下捕获范围小且容易失锁。对于散射信道,锁相环机制往往难以奏效。针对此问题,提出了一种新的载波频差估计和矫正方法,并借助Matlab工具对该算法的抗噪声性能进行了仿真,采用Altera公司的EP1C20F324I7硬件实现了该频差估计和矫正算法,测试结果满足散射通信系统要求,可考虑应用于工程中。     

大频偏低信噪比条件下QPSK载波环的设计

在介绍锁相环原理的基础上,针对大频偏和低信噪比条件对锁相环参数进行修正,并分析了传统判决反馈环载波跟踪方法的缺点。提出一种在大频偏和低信噪比条件下FFT频偏估计辅助锁相环的设计方法。仿真结果表明该环路在极低信噪比下仍可以快速捕获。将该方法应用于工程中,并与单锁相环载波同步系统的锁定时间进行比较,实测结果证明了分析的正确性。     

锁频环用作跟踪滤波器时的一些特性

在空间通信、遥控、遥测等领域,近年来国内外有些系统采用锁频环代替锁相环作为跟踪滤波器来跟踪卫星等大动态参数目标,或相位急剧变化的信号。理论与实践表明这种锁频环的性能大致与三阶锁相环相当,某些方面特别是跟踪大动态目标的能力还胜于后者。本文着重从理论分析锁频环的线性和非线性系统特性,分析结果证明:① 尽管锁频环与同阶锁相环的线性模塑是完全一致的,但在跟踪大动态目标时,从“保持环路线性和不失锁”的角度考虑,则数字锁频环的性能相当于高一阶锁相环的性能。实际上它有较后者更大的动态范围。② 锁频环的捕获特性基本上取决于鉴频器特性,而与环路阶数无关。这是与传统锁相环概念不同的地方。因此它有较后者好得多的捕获特性。本文还结合实际讨论了锁频环在应用上几个重要问题,如跟踪能力、跟踪精度、环的稳定性、瞬变响应等,指出在跟踪精度和瞬变响应二方面,锁频环的性能稍逊于三阶锁相环。锁频环的上述特性表明,它是有发展前途的。     

高动态扩频信号的载波跟踪技术研究

针对高动态环境下扩频信号的载波捕获与跟踪问题,本文分析了多普勒频移对锁相环、锁频环以及环路滤波器设计的影响,以及高动态环境中载波快速捕获问题,在此基础上提出了一种数字复合软环的设计方法,计算机仿真结果表明这种数字复合软环能有效地解决载波快捕与精跟踪的问题.     

一个简单鉴频鉴相器结构实现的快速锁定低抖动锁相环

用简单的鉴频鉴相器结构实现了一个快锁定低抖动的锁相环.鉴频鉴相器仅仅由两个异或门组成,它可以同时获得低抖动和快锁定的性能.锁相环中的电压控制振荡器由四级环形振荡器来实现,每级单元电路工作在相同的频率,并提供45°的相移.芯片用0.18μm CMOS工艺来实现.PLL输出的中心频率为5GHz,在偏离中心频率500kHz处,测量的相位噪声为-102.6dBc/Hz.锁相环的捕获范围为280MHz,RMS抖动为2.06ps.电源电压为1.8V时,功耗仅为21.6mW(不包括输出缓冲).     

Fast acquisition clock and data recovery circuit with low jitter

This paper presents a half-rate clock and data recovery circuit (CDR)that combines the fast acquisition of a phase selection (PS) delay-locked loop (DLL) with the low jitter of a phase-locked loop (PLL). The PLL acquisition time improves considerably with use of a phase frequency magnitude detector(PFMD) that feeds back an estimate of the magnitude of the frequency difference in addition to the sign. Measurements in 0.5/spl mu/m CMOS technology show operation up to 700 Mb/s, a 7% acquisition range, an initial acquisition time of 8 bit times with jitter of 30% bit time, and jitter of 16 ps after the PLL acquires lock. With a phase frequency detector (PFD), the PLL locks in about 700 ns from an initial frequency difference of 7%. Measurements using a PFMD show the 700 ns PLL acquisition time is reduced on average by about a factor of 5 to 140 ns from an initial 7% frequency difference. The power dissipation is 300mW.     

Low-jitter PLL based on symmetric phase-frequency detector technique

A low-jitter phase-locked loop (PLL) with a symmetric phase frequency detector has been proposed. The phase-frequency detector is composed of only two symmetric XOR gates. The voltage-controlled oscillator within the PLL consists of four-stage ring oscillators which are coupled to each other and oscillate with the same frequency and a phase shift of 45 degrees. The PLL was fabricated in a 0.18 μm CMOS technology. Measured phase noise of the PLL output at 500 kHz offset from the 5 GHz center frequency is −102.6 dBc/Hz. The circuit exhibits a low rms jitter of 2.06 ps and a capture range of 280 MHz. The power dissipation excluding the output buffers is only 21.6 mW from a 1.8 V supply.     

L波段低相噪、快锁定频率合成器研制

小数分频（FNPLL）频率合成器是近年来出现的一种新技术,它与传统的整数分频频率合成器相比具有频率分辨率高、相位噪声低、快速锁定等优点。用ANALOGDE．VICES公司的最新的小数分频锁相环频率合成器芯片ADF4193,设计了一个L波段锁相环频率合成器。文章系统地阐述了ADF4193的组成、工作原理,使用ADISimPLL软件进行环路滤波器设计,通过仿真得到各种性能指标,并对仿真结果和改变参数避开杂散的方法进行了详细分析。通过测试,结果证明了ADF4193组成的频率合成器具有优良的性能。     

低轨卫星TDMA信号侦收解调算法设计

按照低轨卫星数据传输的特点,设计一种格式的TDMA信号,并以此信号为例介绍TDMA信号侦收解调中的系列问题:信号检测、多普勒频移测量、载波恢复和定时恢复。其中多普勒频移的测量采用LP方法,频率测量误差小于100Hz;载波恢复采用判决反馈环路,能够很好地对残余频差和相差进行捕获和跟踪;定时恢复采用数据转换跟踪环。用接收到TDMA通信数据对算法进行了验证,能够达到很好的解调效果。     

一种改进的QAM载波恢复方法

文中提出了一种新的QAM载波恢复环路结构。在此结构中频率检测和相位检测同时进行,在鉴相阶段引入了改进的加权直接判决（MWDD）算法。经仿真实验验证此方法提高了整个载波恢复环路的捕获速度,并使载波环路的相位抖动有所减小,16-QAM载波环路最大可以捕获11%符号率的频偏。     

一种QPSK信号数字解调大频偏载波恢复算法

在全数字QPSK解调器中,有时存在着相当大的相对载波频偏,导致接收机不能正常工作.针对QPSK信号相干解调中载波同步问题,提出一种采用FFT及锁相环联合提取大频偏信号载波的方法,达到了对大频偏进行有效估计并提取较纯载波的目的.该方法统计性能好,结构简单,可估计的载波频率适应范围大,算法适合数字电路实现.     

A 1.6-GHz CMOS PLL with on-chip loop filter

A 1.6-GHz phase locked loop (PLL) has been fabricated in a 0.6-μm CMOS technology. The PLL consists of an LC-tank circuit, divider, phase detector with charge pump, and an on-chip passive loop filter. When the oscillator is open loop, it exhibits -115 dBc/Hz phase noise at a 600-kHz offset from the carrier. The PLL occupies an active area of 1.6 mm² and dissipates 90 mW from a single 3-V supply