SOI LDMOS栅漏电容特性的研究

借助软件,模拟并研究了SOI LDMOS栅漏电容Cgd与栅源电压Vgs和漏源电压Vds的关系;研究了栅氧化层厚度,漂移区注入剂量,P阱注入剂量,SOI厚度,场板长度等五个结构工艺参数对Cgd的影响;提出了减小SOI LDMOS栅漏电容Cgd的各参数调节方法.     

射频功率LDMOS槽形漂移区结构优化设计

对射频功率LDMOS槽形漂移区的结构进行了优化设计.基于射频功率LDMOS的频率特性,提出了矩形、倒三角形和正三角形槽结构,对槽的位置、深度、宽度进行分析,在满足相同的耐压和导通电阻条件下,得出最优结构为正三角形槽结构,该结构实现了最大程度地减小寄生反馈电容的目的,寄生反馈电容减小了24%,LDMOS的截止频率提高了15%.     

新型低Cgs射频LDMOS器件设计

为了降低栅源寄生电容Cgs,提出了一种带有阶梯栅n埋层结构的新型射频LDMOS器件;采用Tsuprem4软件对其进行仿真分析,重点研究了n埋层掺杂剂量和第二阶梯栅氧厚度对栅源寄生电容Cgs的影响,并结合传统的射频LDMOS基本结构对其进行优化设计。结果表明：这种新型结构与传统的射频LDMOS器件结构相比,使得器件的栅源寄生电容最大值降低了15.8%,截止频率提高了7.6%,且器件的阈值电压和击穿电压可以维持不变。     

图形化SOI LDMOS跨导特性的研究

借助ISE软件,以调试后各参数性能优良的图形化SOI LDMOS器件为仿真平台,研究并分析了栅氧化层厚度,漂移区浓度,沟道浓度,SOI层厚度四个结构工艺参数对图形化SOI LDMOS跨导gm的影响.文章指出了对跨导gm有影响的因素,并为降低跨导应该进行的参数调节提供了参考.     

复合多晶硅栅LDMOS的特性研究

提出了一种应用于射频领域的复合多晶硅栅LDMOS结构(DMG-LDMOS),并给出了工艺实现方法.此结构采用了栅工程的概念,所设计的栅电极由S-栅和D-栅两块电极并列组成,其中,S-栅采用功函数较高的P 多晶硅;D-栅采用功函数较低的n 多晶硅.MEDICI对n沟道DMG-LDMOS和n沟道普通LDMOS的模拟结果表明,该结构能够提高器件的沟道载流子速度,从而增加器件的跨导值,并且该结构在提高器件击穿电压的同时还能提高器件的截止频率.     

射频功率LDMOS槽形漂移区结构优化设计

对射频功率LDMOS槽形漂移区的结构进行了优化设计.基于射频功率LDMOS的频率特性,提出了矩形、倒三角形和正三角形槽结构,对槽的位置、深度、宽度进行分析,在满足相同的耐压和导通电阻条件下,得出最优结构为正三角形槽结构,该结构实现了最大程度地减小寄生反馈电容的目的,寄生反馈电容减小了24%,LDMOS的截止频率提高了15%.     

一种快速关断沟槽型SOI LDMOS器件

围绕降低沟槽型SOI LDMOS功率器件的优值,提出了一种新型多栅沟槽 SOI LDMOS器件(MG-TMOS)。与常规沟槽型SOI LDMOS(C-TMOS)器件相比,新型MG-TMOS器件在不牺牲击穿电压的同时,降低了器件开关切换时充放电的栅漏电荷和器件的比导通电阻。这是因为:1) 新型MG-TMOS器件沟槽里的保护栅将器件的栅漏电容转换为器件的栅源电容和漏源电容,大幅度降低了器件的栅漏电荷;2) 保护栅偏置电压的存在使得器件导通时会在沟槽底部形成一层低阻积累层,从而降低器件的导通电阻。仿真结果表明:该新型沟槽型SOI LDMOS器件的优值从常规器件的503.4 mΩ·nC下降到406.6 mΩ·nC,实现了器件的快速关断。     

双栅氧LDMOS器件工艺技术的研究与改进

双栅氧LDMOS器件刻蚀过程中极易造成多晶硅残留现象,降低了栅极和源区之间的击穿电压.改进了制备双栅氧LDMOS器件的方法,对于70 nm以下的栅氧厚度,采用保留整个厚栅氧器件区域栅氧的刻蚀方法,同时用一次多晶工艺代替二次多晶工艺,消除了多晶硅残留现象,减少了工艺步骤,提高了成品率;对于厚度大于70 nm或者100 nm的厚栅氧器件,除了以上的改进措施,还增加了一步光刻工艺,分别单独形成高压和低压器件的源漏区域.通过这些方法,解决了多晶残留问题,得到了性能更好的LDMOS器件,大大提高了成品率.     

横向高压器件LDMOS与LIGBT的特性分析

给出了横向高压器件ＬＤＭＯＳ、ＬＩＧＢＴ以及具有阳极短路结构的ＬＩＧＢＴ的输出特性、开关特性及耐压特性模拟曲线，并对这三种器件的结构和性能进行了较系统的分析与对比。     

混合型LIGBT／LDMOS晶体管瞬态响应的电荷控制模型

本文提出一种新型横向绝缘栅双极晶体管／横向扩散ＭＯＳ混合晶体管（ＬＩＧＢＴ／ＬＤＭＯＳ），在有非平衡电子抽出下截止瞬态响应的电荷控制模型。由考虑非准静态效应的积分式连续性方程，导出双载流子动态电荷控制表示式；计及其中双极晶体管宽漂移区的电导调制效应和瞬态电荷分布效应，利用保角变换求得抽出区导通电阻，从而获得归一化瞬态截止电流和瞬态截止时间及它们与漂移区长度的材料参数，特别是与两器件宽度经的关系，据     

LDMOS管并联电容提取及E类功率放大器设计

研制了2.14GHz频段横向扩散金属氧化物半导体(LDMOS)晶体管的高效率E类功率放大器。采用并联谐振法结合ADS软件仿真提取出管子的关键参数Cds,并在此基础上进行电路仿真,设计了馈电网络和负载匹配网络,有效抑制谐波分量。给出了功率放大器的实验结果,输出功率达到38.55dBm时,附加效率达到64.1%,与仿真结果吻合良好。     

高压功率集成电路中LDMOS的设计研究

高压功率集成电路(HVPIC),是指将需要承受高电压(达数百伏)的特定功率晶体管和其它低压的控制电路部分兼容,制作在同一块IC芯片上。本文以器件模拟软件MEDICI为工具,用计算机仿真的方法,研究了一种适用于高压功率集成电路的单晶结构的LDMOS的设计问题,其中包括器件的N阱掺杂浓度、衬底浓度、P反型层浓度和结深等主要参数对击穿电压的影响,重点分析了N阱中P型反型层与漏极N^ 区距离Lp对器件耐压的影响,并分析了相应的物理意义。仿真结果表明,Lp对器件耐压有明显的影响。通过优化设计对应于各个参数器件的击穿电压变高,并且受工艺参数波动影响较小,达到了功率集成电路耐压的要求。     

一款超高压LDMOS管的物理建模

借助二维数值模拟软件ATHENA和ATLAS,研究分析了一款耐压为700 V的外延型LDMOS管的工作特性.按其工作机制,提出了用一个MOST和两个JFET有源器件构建成可用于电路仿真的LDMOST宏模型,并在电路仿真器HSPICE上验证了该宏模型的正确性;证明了LDMOST输出曲线中的准饱和特性源自寄生JFET的自偏置效应;采用参数提取软件UTMOSTIII,提取了相应的参数;给出了该LDMOST开关延迟时间的表达式和相关模型参数的提取方法等.所得结论与实测结果基本吻合.     

阶梯浅沟槽隔离结构LDMOS耐压机理的研究

提出了一种具有阶梯浅沟槽隔离结构的LDMOS.阶梯浅沟槽结构增加了漂移区的有效长度,改善了表面电场及电流的分布,从而提高了器件的击穿电压.借助器件模拟软件Silvaco对沟槽深度、栅长及掺杂浓度等工艺参数进行了优化设计.结果表明,在保证器件面积不变的条件下,新结构较单层浅沟槽隔离结构LDMOS击穿电压提升36%以上,而导通电阻降低14%.     

一种评估功率LDMOS散热特性的方法

介绍了一种评估功率LDMOS散热特性的方法。在0.18 μm BCD工艺平台制作了结构相同、叉指数量不同的LDMOS,并进行了TLP测试。通过对物理机理以及I-V曲线进行分析,发现随着叉指数目的不断增加,归一化的寄生电阻趋近定值。基于此,提出了寄生电阻相对变化因子α的概念,用来表征功率LDMOS的散热特性。最后对测试结果进行计算得到,漂移区长度为0.5 μm、叉指宽度为33 μm、总栅宽为14.4 mm时,LDMOS的α为0.631。     

SOI LDMOS晶体管耐压结构的研究

SOI技术已经成功的应用到功率集成电路中,而击穿电压是功率器件一个重要的参数.本文对SOI LDMOS的击穿电压进行了分析,介绍了目前国内外几种典型的提高击穿电压的结构,较为详细的分析了RESURF原理的应用.     

具有n埋层pSOI三明治结构的射频功率LDMOS的输出特性

提出了具有n埋层pSOI三明治结构的射频功率LDMOS器件.漏至衬底寄生电容是影响射频功率LDMOS器件输出特性的重要因素之一,寄生电容越小,输出特性越好.分析表明n埋层pSOI三明治结构的射频功率LDMOS漏至衬底的结电容比常规射频功率LDMOS和n埋层pSOI射频功率LDMOS分别降低46.6%和11.5%.该结构器件IdB压缩点处的输出功率比常规LDMOS和n埋层pSOI LDMOS分别提高188%和10.6%,附加功率效率从n埋层pSOI LDMOS的37.3%增加到38.3%.同时该结构器件的耐压比常规LDMOS提高了约11%.