激光测高仪中基于现场可编程门阵列的高精度飞行时间测量

设计了在激光测高系统中基于单芯片现场可编程门阵列(FPGA)的高精度时间间隔测量模块。该模块采用高频计数器实现粗时间测量,差分延时线内插技术完成细时间测量,时间分辨率为300 ps。该芯片同时还集成了时序切割电路、回波脉宽测量和数据传输模块等。在环境温度20℃时对该测量模块进行精度测试,获得标准偏差为94.68 ps,转换成距离为1.42 cm。最后通过地面检测,整个系统在500 km范围内的一般条件下可获得测高精度±50 cm。     

小型化高平坦度窄步进梳状谱源研究

设计实现了一种高平坦度、窄步进、低成本的高效梳状谱频率源。该频率源采用高速数字计数器产生脉冲信号的技术,可实现从10 kHz~300 MHz的频率范围梳状谱,该梳状谱源弥补了传统模拟阶跃二极管低频段效率低、平坦度差的不足。如特征指标步进500 kHz,20 MHz带宽内平坦度为1.8 dB。     

应用于26 GHz-41 GHz频率综合器的高速可编程分频器的设计

毫米波频率综合器中的重要模块之一高速可编程多模分频器,它主要用于对VCO的输出信号进行分频从而获得稳定的本振信号,它的性能影响整个毫米波频率综合器性能。本文设计的一种高速、低功耗、分频比可变的分频器具有非常重要的意义[1]。根据26 GHz-41 GHz硅基锁相环频率综合器的系统指标,本文基于TSMC 45nm CMOS工艺,设计实现了一种高速可编程分频器。本文采用注入锁定结构分频结构实现高速预分频,该结构可以实现在0 d Bm的输入功率下实现25 GHz-48 GHz的分频范围、最低功耗为:2.6 m W。基于脉冲吞咽计数器的可编程分频器由8/9双模分频器和可编程脉冲吞咽计数器组成。其中8/9双模分频器由同步4/5分频器和异步二分频构成,工作频率范围10 GHz-27 GHz,最低输入幅度为:300 m V,最低功耗为:1.6 m V。可编程吞咽计数器采用改进型带置数功能的TSPC D触发器,该可编程分频器的最大工作范围:25 GHz;最小功耗为:363μW。本文设计的高速可编程多模分频器,可以实现32-2 062的分频比;当工作于28 GHz时,相位噪声小于-159 dBc/Hz。动态功耗为5.2 m W。     

基于同余理论的高速同步计数器设计

本文基于同余理论，建立了模数互质并联同步计数器模型，给出了模数互质并联同步计数器计数值的解析公式．提出了基于中规模同步计数器构建大模数高速同步计数器的方法．实验证明，该方法有效地提高了大模数同步计数器的速度．     

基于集成计数器的N进制计数器设计与仿真

计数器是一种重要的时序逻辑电路,广泛应用于各类数字系统中。介绍以集成计数器74LS161和74LS160为基础,用归零法设计N进制计数器的原理与步骤。用此方法设计了3种36进制计数器,并用Multisim10软件进行仿真。计算机仿真结果表明设计的计数器实现了36进制计数的功能。基于集成计数器的N进制计数器设计方法简单、可行,运用Multisim 10进行电子电路设计和仿真具有省时、低成本、高效率的优越性。     

Vertical-aerial CIGRé-type lightning-flash counter

The lightning-flash counter recommended by CIGRé (international conference on large electric systems) employs a horizontal aerial suspended between two masts approximately 35 m apart. In an effort to reduce the cost of installation and ground space required, a vertical-aerial lightning-flash counter has been designed which has approximately the same operating characteristics as the horizontal-aerial flash counter. The circuit is a modified and improved version of that used in the transistorised CIGRé lightning-flash counter. Some preliminary field tests are reported.     

基于74LS160的N进制计数器仿真设计

针对任意进制（N进制）计数器的设计目的,采用反馈复零法对基于同步十进制计数器74LS160进行设计,分别采用异步清零法实现了6进制计数器和同步置数法实现7进制计数器的设计,通过应用EWB软件对所设计的电路进行仿真实验,仿真结果表明设计的计数器能实现所要求的N进制技术功能.最终得出采用反馈复零法可以实现进制计数器的结论.     

IC测试系统精密定时器的新结构

讨论了一种适合于VLSI的精密定时子系统的新结构.该结构将定时计数器分为高速和低速两部分,低速部分采用存储器代替分散的寄存器,既有利于集成,又降低了系统的成本.同时,新的精密定时子系统还解决了定时中不完整周期的问题.     

Radio-Frequency-Noise Characterization and Modeling of Type-II InP–GaAsSb DHBT

This letter presents the first characterization of radio-frequency noise of type-II InP-GaAsSb double-heterojunction bipolar transistors (DHBTs) from 2 to 24 GHz. Its small-signal noise equivalent model is developed and verified with the experimental data. The noise performance of the type-II InP-GaAsSb HBT is also compared with the type-I InP-InGaAs HBT with similar cutoff frequencies larger than 300 GHz. The analysis shows that the particular type-II transistor under test has higher noise than its counterpart type-I device primarily due to the difference of dc current gain.     

基于Proteus的任意进制计数器设计与仿真

提出一种基于Proteus软件的任意进制计数器的设计。以74LS163集成计数器为基础,用置数法设计了两种48进制计数器,采用Proteus软件对计数器进行仿真。结果表明,Proteus软件具有实现48进制计数器的功能。仿真图像清晰,能快速准确地验证设计结果。     

任意进制计数器设计方法

利用集成二、十进制计数器采用反馈置数法设计任意进制计数器,已有设计方法的特点是采用一次置数。提出了采用多次置数法设计任意进制计数器的新概念,通过状态转换图分析论述了设计依据,以设计实例说明了采用多次置数设计任意进制计数器的方法。分析与设计举例表明该设计方法是可行的,它拓宽了采用MSI设计任意进制计数器的途径。     

nMOS四值触发器的设计及其应用

本文应用限幅电压开关理论设计了两种主从型nMOS四值触发器。这砦触发器具有双端预置能力和双轨互补输出。通过采用JKLM型触发器对十六进制加法计数器和十进制加法计数器的设计实例证明了这些触发器能有效地用于四值时序电路的设计。     

一个ECL可预置数四位二进递减计数器的设计

本文根据用户提出的ECL可预置数四位二进递减计数器技术指标进行正向设计,确定了相应的逻辑功能,设计出了具体的计数器电路。经计算机模拟,所有结果都符合设计要求。电路采用3μm设计规则设计,用氧化物隔离等平面S型双极工艺和全离子注入技术制造。最小发射极尺寸为3μm×10μm,晶体管f_T为3.2GHz。室温下典型功耗电流90mA,最高工作频率大于400MHz。电路芯片面积1.8mm×2.9mm。     

基于超窄脉宽激光器的厘米级测距技术研究

首先对影响脉冲激光测距精度的因素进行了分析,认为提高时间间隔测量计数器频率,采用快速电路,缩短激光脉冲上升沿时间和提高系统信噪比都可以提高脉冲激光测距精度,而缩短激光脉冲上升沿时间对提高测距精度效果明显。在此基础上,基于1.2 ns超窄脉宽激光器,设计了一种高精度脉冲激光测距实验装置,实验结果表明,单点测量精度小于1.2 cm。     

约束项在数字电路设计中的应用

定义了两种不同性质的约束项,即“不会出现的”约束项和“具任意性”的约束项,并以一个同步五进制加法计数器为例,说明了分别应用这两种最小项以不同的方式设计电路,使所设计的数字电路最简单。最后,以一个能自启动的4位扭环形计数器的设计为例,说明了具体分析、合理应用约束项,避免产生新的无效循环,从而使所设计的4位扭环形计数器电路最简单且能自启动。     

用于超快光计时的时间数字转换器

设计了一款基于延迟锁定环(DLL)和同步计数器结构的10位片上时间数字转换电路(TDC).采用两步层级设计方法,利用同步计数器进行粗量化输出6位二进制码,量化时钟周期的整数倍,再利用高性能差分DLL输出16路固定相移的时钟信号采样,精量化不足一个时钟周期的部分,输出4位温度计码.该结构可以提供较好的精度、动态范围以及转换速度,与传统的子门延时TDC相比,该结构TDC占用的芯片面积更少,转换速度更高,受工艺、电压及温度影响更少.仿真结果表明:该TDC具有LSB 62.5 ps和MSB 64 ns的动态范围,满足一般与时间相关的单光子计数需要.     

基于2～4串锂电池组的库仑计法电量计设计

利用库仑计法进行电量监控精度高,因技术要求复杂、成本较高,在电动工具上未能被广泛采用。文中提出了一种2～4串锂电池组库仑计法电量计的设计方案,设计中采用TI公司的MSP 430G2001为主控制器,通过电量计芯片BQ27210对电量信号进行处理。文中介绍了系统硬件设计和软件流程,并对设计中的有关问题进行了说明。该电量计电量指示精确,拥有自我学习能力,成本低、可靠性高、移植性好、扩展性强、具有较强的实用价值。     

抗干扰多波形优化设计技术

提出了针对发射信号采用相位编码信号的雷达系统,为了对抗距离欺骗干扰,研究了一种多波形优化设计方法。设计合适的适应度评价函数,利用传统遗传算法优化设计多组正交发射波形。针对抗干扰的目的,对多组优化波形进行性能分析,根据性能分析结果设计出抗干扰发射信号跳变顺序。性能分析和仿真试验研究表明了该多波形优化设计方法抗干扰的可行性和有效性。     

The potential of complementary heterostructure FET IC's

The performance capability of AlGaAs/GaAs complementary heterostructure FET (C-HFET) integrated circuits has been evaluated in computer simulations. The study is focused on C-HFET designs in which static currents and gate-leakage currents are sufficiently low to take full advantage of the speed, power dissipation, and logic function capabilities of CMOS-like circuitry. ASTAP computer simulations for loaded NAND and NOR circuits are examined over a wide supply-voltage range at both 300 and 77 K in order to determine the potential of various MODFET, MISFET, and SISFET approaches as well as the prospects of future designs. While performance is limited by FET threshold and gate leakage in present C-HFET approaches, the speed of properly designed 0.7-µm C-HFETs at 300 K is projected to be 3 × faster than comparable 300 K Si-CMOS circuits. C-HFET circuits at 77 K are projected to be more than 4 × faster than 77 K Si-CMOS circuits. It is also found that properly designed C-HFET's could operate at speeds close to those of DCFL n-channel HFET circuits while dissipating only 1/10 of the power.     

VXI总线雷达测试系统测控软件设计

本文对基于VXI总线的雷达自动测试系统测控软件进行了研究。经过对测控软件平台的分析,以LabVIEW为软件平台,设计了多功能计数器测控软件并给出了程序流图。