Acqiris U1050A：时间数字转换仪

安捷伦Acqiris U1050A时间数字转换仪（TDC）产品系列增添一新成员。该新产品具有5皮秒定时分辨率和长达20秒的测量范围,即1：4×1012的比率。该cPCI TDC模块适用于需要超高定时分辨率和精度的应用,例如大型物理实验,包括流体力学、爆炸测试、粒子加速器定时和核聚变研究.     

具有5ps分辨率的时间数据转换仪（TDC）

Acqiris U1050A时间数字转换仪（TDC）产品系列增添一新成员。该新款产品具有优异定时分辨率,适用于通信、核研究及武器物理等应用领域中进行精密定时测量及时间间隔分析。     

安捷伦Acqiris U1050A时间数字转换仪产品系列增添新成员

安捷伦科技公司日前宣布,其Acqiris U1050A时间数字转换仪（TDC）产品系列增添一新成员。该新款产品具有优异定时分辨率,使TDC成为通信、核研究及武器物理等应用领域中进行精密定时测量及时间间隔分析的最佳选择.     

一种带有亚稳态消除电路的TDC设计方案

时间间隔测量技术在原子物理、激光测距、定位定时等方面有着重要的应用,因此,高精度的时间数字转换电路(Time-to-Digital Converter,TDC)在科学研究和工程实践中扮演着重要的角色;但是TDC在进行时间间隔测量量化时往往受到亚稳态制约,影响了TDC的分辨率、线性度,甚至会出现错误的输出结果。本文通过加入相位判断逻辑,可以完全消除TDC量化时间间隔时遇到的亚稳态问题。本文提出的TDC设计方案,工作频率512MHz,测量精度250ps,测量范围1μs,功耗400μW。     

面向SNSPD系统的可拓展时间抖动测量模块

针对超导纳米线单光子探测器(SNSPD)应用需求的多样化,设计了一款面向SNSPD的可拓展时间抖动测量模块。基于对SNSPD系统时间抖动测量原理的分析,设计了数字化单元、时间数字转换(TDC)单元和现场可编程门阵列(FPGA)单元,实现对SNSPD输出信号的数字化、时间信息测量以及数据读取。对该模块TDC单元的分辨率、线性度和时间精度分别标定,测试结果表明TDC单元的分辨率好于55ps,测量数据呈线性,100ns以内时间精度低于36ps。通过结合实用化SNSPD系统,实现了100ps左右的时间抖动表征,并与商用时间相关单光子计数(TCSPC)模块进行对比,验证了该模块对于SNSPD系统时间抖动测量的可行性。     

光子计数激光雷达时间-数字转换系统

时间测量系统在激光雷达中主要用于激光脉冲飞行时间的测量,其性能直接影响着激光雷达的各项指标.基于FPGA设计了一种应用于光子计数激光雷达的时间-数字转换(Time-to-Digital Converter,TDC)系统,利用延迟线内插在FPGA内部实现了高精度的时间测量,通过实验分析,研究了TDC系统的性能及其应用于光子计数激光雷达后的效果.实验结果表明,TDC系统的时间分辨率达到29 ps,测时精度37 ps,能够实现9通道的高精度事件计时功能,用于光子计数激光雷达后,整个激光雷达系统的测时精度为421 ps,达到6.3 cm的距离测量精度,能够实现高精度高分辨率的激光三维成像.     

一种0.6 V低压两级时间数字转换器

研究了用于超低功耗全数字锁相环(ADPLL)的时间数字转换器(TDC)在近阈值电源电压下的工作原理,提出了一种近阈值电压时间转换器。采用两级量化的TDC,通过时间放大器对量化余量进行放大,实现二次量化。针对TDC低压下的功耗、速度问题,实现了一种增益可扩展的时间放大器,提高了时间分辨率。基于130 nm CMOS工艺的仿真结果表明,两级量化时间数字转换器的分辨率为2.5 ps,动态范围为640 ps,微分非线性(DNL)最大值为0.9 LSB,积分非线性(INL)最大值为2.3 LSB。4倍时间放大器的增益误差为8.2%。     

一种FPGA-TDC防气泡误差编码器设计

在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码器使抽头延迟链跳变顺序按照时间顺序映射,从而消除气泡误差的影响。利用Xilinx Virtex UltraScale+FPGA对该防气泡误差编码器的有效性进行验证,使用该编码器后,基于双端采样法的抽头延迟链TDC分辨率由3.18 ps提升至1.76 ps。实验结果表明,所提出的防气泡误差编码器能够解决气泡误差导致的延迟单元失效的问题,避免分辨率的损失。     

用于超快光计时的时间数字转换器

设计了一款基于延迟锁定环(DLL)和同步计数器结构的10位片上时间数字转换电路(TDC).采用两步层级设计方法,利用同步计数器进行粗量化输出6位二进制码,量化时钟周期的整数倍,再利用高性能差分DLL输出16路固定相移的时钟信号采样,精量化不足一个时钟周期的部分,输出4位温度计码.该结构可以提供较好的精度、动态范围以及转换速度,与传统的子门延时TDC相比,该结构TDC占用的芯片面积更少,转换速度更高,受工艺、电压及温度影响更少.仿真结果表明:该TDC具有LSB 62.5 ps和MSB 64 ns的动态范围,满足一般与时间相关的单光子计数需要.     

高精度事件计时器的设计与实现

高频率、大范围和高精度是现代卫星/月球激光测距(SLR/LLR)的发展趋势,需要高精度事件计时器作为其时问测量单元.分析研究了事件计时器测量时间的原理,并基于时间数字转换(TDC)和现场可编程门阵列(FPGA)技术,用TDC芯片测量微小时间间隔,同时结合FPGA芯片设计和实现整个高精度事件计时器.进行了信号周期测量实验,结果表明,该测量仪准确度高,标准偏差值优于50 ps,系统误差小于11 ps,量程为24 h,温度漂移小于100 fs/℃,短期稳定性好于±3ps/h.     

一种基于线性增强TDC的ADPLL设计

锁相环作为片内高速时钟的提供者,在现代电路中至关重要。提出了一种全数字锁相环的设计方案,输出频率为250 MHz,锁定时间为2 μs,峰峰抖动为76 ps,与传统锁相环相比,具有面积小、功耗低、可移植性好、抗干扰能力强等优点。时间数字转换器(TDC)是全数字锁相环的重要组成部分,采用线性增强算法后,与现有TDC相比,具有动态范围大、分辨率高等特点,且大大减小了积分非线性。     

一种通用的时间数字转换器码密度校准信号产生方法及其实现

该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法,该方法基于相干采样理论,通过合理设置TDC主时钟和校准信号之间的频率差,结合输出信号保持电路,产生校准用的随机信号,在码密度校准过程中,随机信号均匀分布在TDC的延时路径上,实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7 现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC,利用该方法校准plain TDC的码宽(抽头延迟时间),研究校准了2抽头方式下的TDC的性能参数,时间分辨率(对应TDC的最低有效位,Least Significant Bit, LSB)为24.9 ps,微分非线性为(–0.84～3.1)LSB,积分非线性为(–5.0～2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现,多次测试考核结果表明,单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源,重复性、稳定性较好,实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。     

基于新型时间放大器流水线时间数字转换器

针对传统时间数字转换器(TDC)中普遍存在的转换速度与转换精确度相互制约问题,提出一种适用于流水线型TDC结构的新型边沿对准时间放大器。这种时间放大器采用三级门控延时链与边沿合成器的级联结构,可实现增益为4的整数倍时间放大。在0.35 μm标准CMOS工艺下完成整体流水线型TDC的设计,仿真结果显示,输入动态范围为6.11 ns,时间分辨力为13.1 ps,转换速率为50 MSamples/s。相比于传统基于脉冲序列时间放大器的TDC,转换速率提高19.5%,精确度提高33.7%。     

一种用于脉冲延时发生器中消除触发抖动的方法

针对延时脉冲发生器在外触发模式下,触发信号与时钟信号不同步造成的随机抖动问题,提出了一种随机抖动消除方法。该方法在FPGA(Field-Programmable Gate Array, FPGA)内部设计多路并行TDC(Time-to-Digital Converter, TDC)对随机抖动进行实时精确测量,然后通过数字延时和压控模拟延时电路进行相应随机抖动的补偿,从而提高了脉冲延时的分辨率和精度。测试结果表明,测量模块造成脉冲的抖动为18.9 ps,抖动补偿模块的抖动为4.2 ps,最终系统的抖动为19.3 ps。     

一种基于维纳延迟环的高线性度TDC

设计了一种基于维纳延迟环的时间数字转换器(TDC)。该TDC基于TSMC 0.18 μm CMOS工艺进行设计,实现了高分辨率和高线性度。采用一种新型环形传播延迟结构来代替时钟信号,相比传统结构,减少了1组粗-精2级插值器的使用。粗计数器由该新型环形传播延迟结构和6位计数器构成,实现了输入的START信号与周期信号同步,测量动态范围达到208 ns。粗-精2级插值器中,第1级由粗插值器和同步器构成,第2级是一个基于单阶维纳环的精插值器。利用维纳环的循环滑动测量技术,有效提高了TDC的转换线性度。仿真结果表明,该TDC的分辨精度可达10 ps,微分非线性低于20 ps,积分非线性低于30 ps。     

一种用于TOF激光雷达的多通道时数转换芯片设计

时间数字转换器(Time-to-Digital Converter,TDC)是一种将连续时间信号转换为数字信号输出的器件,是飞行时间(TOF)激光雷达中的关键部件.在利用计数器粗采样和多相位内插细采样的传统结构上,设计了一种基于相位内插的双级粗细结合型时间数字转换电路,并增加了双回波接收通路来接收多脉冲回波信号,在此基础上设计了一款17通道多路TDC系统芯片.芯片采用CMOS 0.11 μm工艺设计,版图面积为0.6 mm×3 mm.后仿真结果显示,在1.2 V电源下其功耗小于100 mW,单输入精度平均值为51.7 ps,动态范围为3.4 μm,且线性度良好.该TDC芯片适用于飞行时间脉冲激光雷达的信号计时.     

数字和模拟测试用可编程延迟线

受控延迟可以让工程师们改变时钟或数据脉冲的定时和调节模拟波形的相位,那么,除了延迟范围和延迟分辨率之外,工程师们应当查看精密延迟线的哪些特性呢? 首先,延迟线应当能够在具体应用的整个带宽范围内提供所需要的延迟范围和分辨率。对于许多应用来说,可能需要1ps或优于1ps的延迟分辨率;对于许多测量作业来说,要求绝对精度为0.1％,而且再现性为0.2ps或优于0.2ps。由于许多模拟波形和数字波形需要一直向下评     

AD9500高速数字可编程延时发生器的特点及其应用

介绍了时间分辨率为10ps的数字可编程延时发生器 AD9500的性能和特点,并给出用于定时系统中的实例及其他应用。     

基于TDC算法的激光内光路精细矫正

传统的激光测距方法是通过计算激光在整数个系统时钟周期内传输的距离实现的。对于测量精度要求较高的系统,此种方法不可采取。根据多通道激光三维雷达系统的需要,解决每一通道的内光路脉冲与系统测量时钟之间延时量的技术问题,提出了一种基于时间数字转换(TDC)算法的激光内光路矫正方法,并采用verilog实现基于TDC算法的IP核设计,并高度集成于多通道采集系统中,算法的时间分辨率可达100ps,提高了激光三维雷达的多通道距离测量精度。     

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB。