高清H.264CABAC解码器的优化设计

针对能够在FPGA 上实现实时解码H.264/AVC 高清晰视频序列码流的目标,本文提出了一种基于上下文的自适应二进制算术编码（CABAC）解码器的硬件设计结构,旨在解决解码过程中并行程度低,以及存储资源消耗大的问题.该设计对解码流程中的存储结构和关键路径进行优化,并采用了硬件加速,从而显著地提高了CABAC 的解码效率并充分利用了存储空间.测试结果表明,该方案能够满足H.264/AVC 高级档次高清视频序列实时解码系统的要求.     

H.264硬件解码核的FPGA实现

针对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.详细介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.该算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

H.264视频解码的软件优化

介绍了H.264视频解码原理,分析了基于Blackfin533的H.264解码的硬件平台和软件设计流程,重点讨论了C代码优化和汇编优化,最后对去方块滤波算法进行了具体优化,可缩短近10%的解码时间.     

基于S3C6410的实时视频监控系统

介绍了基于ARM微处理器S3C6410的嵌入式视频服务器硬件、软件设计方案.该方案以嵌入式Linux作为操作系统,采用S3C6410自带的编码器MFC对采集到的数字视频进行H.264标准的压缩编码,生成H.264码流.码流经过S3C6410控制器外接的网络芯片DM9000输送到PC机.PC机使用DirectShow技术解码H.264码流,并实现实时视频播放.     

H.264解码器的系统设计及CAVLC的硬件实现

设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.     

高效的H．264指数哥伦布解码器设计

H．264视频压缩标准凭借高压缩比和较好的图像质量，已经作为一种新型的标准被广泛接受。由于H.264的解码复杂度很高，软件实现难以满足实时性的要求，所以需要采用硬件解码。本文提出了一种针对H．264视频编码标准的可变长指数哥伦布码解码的硬件设计结构，给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案，最后给出了设计最终的仿真以及后端设计的结果。     

H.264解码在ADDSP-BF533上的实现和优化

首先介绍了H.264解码器结构和解码实现流程;然后重点阐述了H.264解码器在ADDSP-BF533上的实现和优化策略.实验结果表明,H.264解码器的实现方法和优化策略较为有效,能够满足DSP实时解码的需求.     

基于SoC平台的H.264/MPEG-4 AVC解码器设计

提出了一种基于SoC平台的H.264/MPEG-4 AVC解码器设计方案,该方案基于Gaisler Research开发的LEON3 RISC核,采用双总线的流水线结构,具有很高的性价比,通过在Modelsim 6.0下的仿真结果表明,硬件解码部分在200 MHz系统时钟时可以实时解码H.264 High 44 4 profile 4.0 level码流.     

H.264实时软件解码器的实现

对H.264测试模型JM8.4进行优化和改进.从分析模型结构入手,对解码流程进行调整.针对函数模块的耗时情况,采用SIMD技术对重要解码函数进行改写,使解码速度提高,在主流的PC机上可以对VGA和cif格式的H.264序列实时解码.     

3G网络中的视频通信优化设计

3G网络CDMA2000信道带宽低、抖动大。为了在3G网络中进行实时视频通信,提出一种基于H.264硬件编解码的系统优化设计。该设计包括图像预处理器、H.264硬件编解码器Codec、ARM9主控CPU、网络传输模块。图像经预处理器AD转换,并进行抽样,压缩为CIF分辨率,CPU对H.264编码进行综合优化设置,调整QP参数和GOP结构,由硬件编码器Codec压缩,压缩后的数据由CPU封装打包进行网络RTP传输。解码时从网络接收数据,排序恢复数据后直接交由硬件解码器进行解码显示。实验表明,优化后的系统可以有效降低图像数据码率,减少传输带宽需求,达到3G网络实时通信的设计目的。     

AVS和H.264通用IDCT模块的建模与验证

H.264和AVS协议在算法上有一定的相似性,IDCT算法的特性说明它适合被用来硬件加速.使用ARM的ESL工具SoC Designer,对AVS和H.264的算法模块IDCT进行复用建模,设计出一个能同时解码AVS和H.264码流的通用解码器的验证模型.     

基于TMS320C6416芯片的H.264编码器设计和实现

描述了基于TMS320C6416 DSP平台的H.264编码器的设计和实时实现.在提出该编码器实时实现中的关键问题之后,介绍了该编码器的硬件平台和所采用的多种代码移植和优化方法.试验结果表明:该编码器在保持很高的图像质量和压缩效率的同时极大地提高了运行速度,可以应用于实时应用场合.     

H.264中一种基于矩阵分解的变换算法及硬件实现

H.264是新一代的视频编码标准，具有优秀的压缩性能。其获得优越性能的代价是运算复杂度的大幅增加，因此在实际应用上存在困难。使用专门的硬件设备是解决这个问题的方法之一。H．264标准中的整数变换运算适合使用硬件实现。首先对H，264标准中的整数变换运算进行介绍，针对H．264中的变换运算提出一种基于矩阵分解的快速并行算法。分析了该算法的结构，表明是符合H.264标准的一种快速算法。并对变换算法的硬件寡现进行了分析，表明这种硬件算法结构适合在实时编解码中应用。     

H.264/AVC视频编码标准中CAVLC解码器的设计

提出了一种应用于H.264/AVC的快速低功耗CAVLC解码器设计方法.对较复杂的几个模块进行了算法和结构上的优化,减少了占用的硬件资源,降低了实现复杂性.仿真结果表明:采用该方法设计的解码器可以正确解码每个变换块中的变换系数,且能在一个时钟周期解出一个句法,完全可以满足H.264视频实时解码的要求.     

H.264/AVC解码中帧内预测的硬件实现

根据H．264／AVC的特点，设计出一种适合于帧内预测解码的硬件实现方式，并且引入了帧场自适应模式，有利于提高解码效率，并将该结构配合其他设计好的解码器模块，在FPGA上实现了标准清晰度的H．264视频的实时解码。     

基于高速DSP的H.264视频编码器的实现和优化

H.264是由ITU-T和ISO联合制定的新一代视频编码标准,具有低码率、高质量的特点。TMS320C64x是美国德州仪器公司目前性能最高的定点数字信号处理芯片。该文在介绍H.264编码器新的技术特点的基础上,探讨了基于TMS320 C6416 DSP平台的H.264编码器的设计和实现。文章讨论了该编码器的硬件平台的结构特点及多种代码移植和优化方法,着重介绍了如何在C64x扩展指令集的基础上对程序的关键耗时模块进行优化,以及在实现过程中如何根据程序流和数据流的运转特征,使用EDMA进行资源调度,合理地分配和利用DSP有限的存储资源。试验结果表明,通过有效的优化手段,该编码器在保持较高的图像质量和压缩效率的同时,在QCIF格式下达到了实时编码效果,可以适用于多种实时应用场合。     

指数哥伦布码的快速平稳解码算法

在研究分析H.264指数哥伦布码特点的基础上,抛弃了变长码只能逐位读取、逐位判断计算的思路,采用了n比特读取并用设定的公式计算的方法,不仅使得解码时间比较平稳,而且使得统计平均速度是原来的2．6倍。     

H.264基本档次码流解析的专用处理器设计

针对解析H.264基本档次码流提出一种专用处理器的设计方案,它采用软/硬件联合设计的方法.使硬件电路解码模块可实现每个时钟周期从码流中解析出1个码字的处理速度,比采用树形结构的纯软件方案提高了50倍.