高速数据采集系统中的存储瓶颈问题及其解决

高速数据采集系统中的实时数据存储是一个技术瓶颈。本文介绍了一种基于PLX PCI9656的PCI高速数据连续实时采集存储系统，连续不间断采集存储速率达130MB／s以上，并能将连续的数据流实时写入硬盘。本系统使用工控服务器作为计算机平台，采用SCSI硬盘组成RAID0磁盘阵列，实现简单，工作稳定可靠。     

适用于多核处理器的簇状片上网络设计

提出一种新型簇状片上网络架构。该架构以二维网状拓扑结构连接各个簇单元,每个簇单元由3个处理器、1个直接访存单元和1个簇共享存储单元组成。基于该架构的多核处理器可以获得更高的通信效率及存储器利用率。在实验系统上实现3 780点的快速傅里叶变换,结果表明,在快速傅里叶变换应用中存储器的利用率能提升至79.5%。     

网络处理器体系结构分析

随着网络的发展,网络处理器在构建未来网络系统中发挥着越来越重要的作用。在网络处理器产生的历史背景的基础上,分析了评价其硬件体系结构的主要方面,研究了几种典型的网络处理器的体系结构,总结了网络处理器的总体体系结构特点,阐述了其现有体系结构的发展及下一步的工作。     

网络存储数据访问技术的探讨

本文从数据交互,特点等方面详细地论述了两种常用的网络存储数据访问方法一ｓｍｂ和ＮＦＳ,最后对二者的差别进行了比较。     

嵌入式处理器实现IDE硬盘存储

1引言 目前,嵌入式设备的应用日益广泛,信息家电,嵌入式上网,无人监控,电子警察等新的设备和概念已经引起了人们的关注.由于硬盘存储技术的发展,现在的硬盘无论在存储容量,还是在体积的大小上,都有巨大的发展.体积越来越小,存储容量越来越大,其应用范围也越来越宽,实现嵌入式处理器对硬盘的处理也就变得很重要了.本文讨论有关IDE硬盘存储的问题,主要介绍Winbond的32嵌入式处理器W90221的结构,以及实现W90221对IDE硬盘的存储.     

存储区域网络的数据安全访问

本文讨论了存储区域网络的可能的安全威胁，剖析了安全威胁点的概念，提出了三层安全边界的SAN安全体系架构，并且着重分析了内部边界的LUN屏蔽和分区两种实现方式。     

网络存储技术漫谈之一:网络存储简介

本文是有关网络存储的系列文章中的第一篇。本文简单的介绍了存储、网络存储以及网络存储的几个基本架构,以期使读者对网络存储有一个总的认识和理解。在随后的文章中,将会陆续谈到存储虚拟化、集群存储、备份和恢复以及云存储等内容。     

网络处理器的分析与研究

目前,网络在提高链路速率的同时出现了大量的新协议及新服务,而传统的网络设备一般采用专用硬件芯片或者基于纯粹的软件方案,很难兼顾性能与灵活性两方面的要求.为此,一种并行可编程的网络处理器被引入到路由器(交换机)的处理层面.它基于ASIP技术对网络程序处理进行了优化,同时还兼有硬件和软件两种方案的特点.网络处理器的出现将经典的\"存储-转发\"结构变为\"存储-处理-转发\",这为复杂的QoS控制和负载处理提供了可能.从网络处理器本身及其应用两个角度出发,介绍了相关的研究工作,分析了系统特点和面临的挑战,并展望其未来的发展方向.     

网络处理器发展分析

随着网络技术应用的不断变化，路由器从发展初期的基于通用处理器，到使用特定用途集成电路，在高性能和灵活性的不断取舍中。网络处理器应运而生。从网络处理器的产生背景入手，详细分析比较了当前市场中网络处理器的主要厂商和主流产品及其应用，并展望了未来网络处理器的发展方向。     

基于龙芯处理器的网络防火墙系统的设计与实现

设计并实现了一个网络防火墙计算机系统方案。该方案采用国产高性能龙芯2E处理器和Linux操作系统,并对防火墙系统软件的核心策略、硬件结构设计、高速信号完整性设计、网络数据包吞吐率和延时的测试方法等关键问题给出了相应的解决方法。针对信号完整性问题提出了先期约束后期仿真的布线机制,提高了高速信号系统板级设计的可靠性。给出了网口数据包吞吐率和延迟这两项评估防火墙性能的关键指标的测量和计算方法。板级仿真和实际网络性能测试数据表明,该方案是一个通用且安全可靠的防火墙系统方案。     

基于网络处理器关键技术的研究与应用

传统的基于ASIC和通用CPU的网络设备不能同时满足处理速度和灵活性这两方面的要求,因此,基于ASIP技术的网络处理器(NP)得到了广泛的发展。基于NP的快速发展和性能的不断提升,该文对NP的基本功能和应用进行了简要分析和研究。     

反射内存网实时通信技术的研究

介绍了一种实时网络技术一反射内存网技术,结合实际详细地阐述了反射内存网的工作原理,并与传统计算机网络技术进行了比较,通过设计 一套基于反射内存网的实时通信软件,验证了反射内存网的基本性能。     

硬件结构支持的基于同步的高速缓存一致性协议

共享存储系统中如何高效地实现高速缓存一致性是体系结构设计面临的一个关键问题和难点问题.已有的基于目录的协议存在难于实现、验证复杂和存储空间开销大等问题.面向片上众核处理器,文中提出一种由硬件结构支持、基于同步的高速缓存一致性协议.该方案不使用目录,而是通过使用bloom-filter表示一致性信息,并在并行程序中的同步点维护高速缓存一致性.与现有的基于目录的高速缓存一致性协议相比,该方案可以降低目录协议的实现、验证复杂度.用SPLASH一2测试程序集评估表明,基于同步的协议可以获得与基于目录的协议相当的性能.     

IXP1200网络处理器构建路由器策略

首先介绍了网络处理器的概念和特点,然后简要分析了使用IXP1200网络处理器构建路由器的策略,最后指出合理利用IXP1200网络处理器的特点可构建出性能良好的路由器。     

A Universal Accepting Hybrid Network of Evolutionary Processors

We propose a construction of an accepting hybrid network of evolutionary processors (AHNEP) which behaves as a universal device in the class of all these devices. We first construct a Turing machine which can simulate any AHNEP and then an AHNEP which simulates the Turing machine. We think that this approach can be applied to other bio-inspired computing models which are computationally complete.     

广播内存网在实时半实物仿真系统中的实现

针对实时半实物仿真系统对实时性要求高的特点,提出一种利用广播内存网技术构建实时半实物仿真系统的方法.详细地阐述了广播内存网的工作原理、技术特点和连接方式,设计了一套基于虚拟共享内存中间件技术的实时半实物仿真基础平台软件.以该基础平台软件为核心,对整个实时半实物仿真系统进行了详尽的功能及性能测试,测试结果表明该系统传输延迟及抖动小,传输可靠性高,可以满足实时半实物仿真系统对实时性和可靠性的要求.     

基于信息瓶颈的社区发现

该文提出一种映射方法,把单部网络变换成二部图网络.针对得到的二部图网络,在信息论的框架下,提出了一种基于信息瓶颈的社区发现方法.该方法通过寻找网络的最优压缩表示来发现网络的社区结构,最优压缩表示尽可能多地保留原始网络的拓扑特征.在真实数据集和计算机产生的数据集上的实验表明,该方法能够有效地发现网络的社区结构.另外,对于有向网络的社区发现,现有方法忽略有向网络中边的方向而作为无向网络来处理,损失了有向的网络的方向信息,文中提出的社区发现方法能够很好地解决这一问题,并能从有向网络中挖掘出一些现有方法无法发现的知识,这一特点使得该文的方法比现有方法更适用于解决像WWW这样的有向网络.同时,真实世界的许多网络本身就是二部图网络,相对于现有的社区发现方法,文中的方法可以直接应用于这类网络.     

面向电耗与网络同步代价优化的数据副本放置研究

在数据中心放置海量数据时,每个数据常有多个副本,服务提供商需要支付巨额电费以运行存储这些数据副本的服务器。同时,为保证多个数据副本的一致性,放置在不同数据中心的副本需要通过数据中心之间的网络进行同步,从而引发高额的网络传输费用。为此,以最小化多副本数据放置代价为目标,建立数据放置问题模型,并提出一种基于数据组和数据中心划分的数据放置算法DDDP。将数据划分为多个数据组,按用户访问数据的延迟要求将数据中心划分成数据中心子集,并将每个数据组中的数据放置到能满足访问延迟要求且能最小化放置代价的数据中心子集中。仿真结果表明,相比NPR算法,DDDP算法能有效降低数据中心存储数据时的放置代价。     

反射内存网络集线器设计与研究

现有的星型反射内存网络集线器仍以高速数据选择器为核心器件构建,其实质还是将相连的节点组成环形拓扑结构的反射内存网络,并不是真正意义上的星型拓扑结构;针对这一问题,文章设计并实现了一种真正意义上的星型拓扑结构的反射内存网络集线器,并能够通过百兆以太网进行配置与实时监视数据传输过程中的性能指标;该集线器采用了FPGA配合8路高速串并/并串转换芯片的架构,实现了与集线器相连节点的星型拓扑结构,具有很好的并行处理能力,提高了网络数据映射速率;最后,通过实验验证了该集线器的稳定性、实时性与可靠性.     

Compilation Techniques for Multimedia Processors

The huge processing power needed by multimedia applications has led to multimedia extensions in the instruction set of microprocessors which exploit subword parallelism. Examples of these extended instruction sets are the Visual Instruction Set of the UltraSPARC processor, the AltiVec instruction set of the PowerPC processor, the MMX and ISS extensions of the Pentium processors, and the MAX-2 instruction set of the HP PA-RISC processor. Currently, these extensions can only be used by programs written in assembly language, through system libraries or by calling specialized macros in a high-level language. Therefore, these instructions are not used by most applications. We propose two code generation techniques to produce native code using these multimedia extensions for programs written in a high-level language: classical vectorization and vectorization by unrolling. Vectorization by unrolling is simpler than classical vectorization since data dependence analysis is reduced to acyclic control flow graph analysis. Furthermore, we address the problem of unaligned memory accesses. This can be handled by both static analysis and dynamic runtime checking. Preliminary experimental results for a code generator for the UltraSPARC VIS instruction set show that speedups of up to a factor of 4.8 are possible, and that vectorization by unrolling is much simpler but as effective as classical vectorization.