基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

基于FPGA的卷积码编译码器

基于卷积码的编译码原理,使用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编译码器.其中译码器设计采用"截尾"的Viterbi译码算法,在支路量度计算、路径量度和译码路径的更新与存储以及判决与输出等环节的实现中采取了若干有效措施,节省了存储空间,提高了设计性能.最后通过仿真验证了设计的正确性与合理性.     

IEEE802.11 n信道编译码器的FPGA设计

首先分析了新一代无线局域网标准IEEE802.11n的卷积编译码原理,然后给出了卷积编码器和Viterbi译码器的FPGA实现方法,其中Viterbi译码器采用并行结构和回溯译码算法.最后进行了综合仿真,结果表明,设计的编译码器能够实现高速率编译码,满足IEEE802.11n高速吞吐量的要求.     

（2,1,7）卷积码编译码器的FPGA实现

卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且（2,1,7）卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog HDL语言设计出（2,1,7）卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快。阐述了编译码器各模块的设计原理,并在ModelSim给出各模块的仿真测试结果。同时对译码器进行纠错性能测试,测试结果表明该Viterbi译码器有良好的纠错性能。     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

基于RiBM算法的RS译码器设计和实现

根据某无线光通信系统的需求,提出了一种基于BM算法的RS(255,239)的硬件译码器,并完成了该译码器的设计和实现;译码器采用流水线算法实现,其中关键方程求解模块采用修正的无逆BM算法.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

高速VITERBI译码器的研究与设计

设计了一个高速(2,1,6)Viterbi译码器,通过采用并行基-4结构和比特级进位保存算法(Carry-Save Arith-metic),改进了Viterbi算法中加-比-选单元(Add-Gmapare-Sdect Unit)的结构,消除传统行波进位加法(Ripple-CarryAdder)结构中的进位链,缩减了Viterbi译码器的关键路径,从而提高译码速度,可用在中、高速数字通信的不同应用场合中.     

BCH编译码器新型算法结构的FPGA设计与实现

针对目前常用的NAND FLASH芯片校验纠错的需要,完成了(4224,4120,8)BCH高速编译码器的电路设计与实现。引入中国剩余定理完成了编码器算法结构的设计,使编码器最高工作频率可达482.16MHz。实现了一种新型的双译码算法结构,使译码器在进行单位错的求解过程中减少约450个时钟周期。采用有限域固定因子乘法器和伴随式矩阵运算等电路设计优化方案,使译码器最高工作频率可达167.42MHz。编译码器通过了Modelsim 10.0的功能验证,基于Altera公司的Stratix Ⅲ系列芯片,在Quartus Ⅱ 12.0上完成了电路仿真与实现。     

DVB-H中高效低延迟RS译码器的设计

针对DVB-H中RS(255,191)码译码器消耗硬件多、延迟时间长等缺点,通过采用脉动式阵列及新的修正Euclidean迭代算法实现结构,并用查找表ROM取代常规求逆电路,设计了一种高效低延迟的RS(255,191)译码器.该译码器符合DVB-H标准的性能要求,同时缩小了电路规模,缩短了译码延迟时问.     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

可变址光CDMA编解码器的设计与实现

本文提出了一种可灵活变址的编解码方案,并用设计的编,解码器进行了系统实验,结果表明这种编,解码器具有变址灵尖,性能可靠,实现方便等特点。     

基于FPGA的CRC编解码器实现

循环冗余校验(CRC)是一种广泛应用于通信领域以提高数据传输可靠性的差错控制方法。介绍了CRC码的原理,分析了CRC编码、解码电路设计思路。利用VHDL语言设计CRC(7,3)编解码器并通过QuartusⅡ仿真平台进行仿真验证,最后下载到FPGA芯片实现了CRC(7,3)编解码电路。仿真及实验结果表明采用此方法实现的CRC编解码器具有速度快、可靠性高及易于大规模集成的优点。     

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。     

Reed-Solomon编译码器的设计与FPGA实现

RS(Reed-Solomon)码是一类重要的线性分组码,具有很强的纠错能力,被广泛地应用于各种现代通信系统中。译码器采用修正的欧几里德算法(MEA),并在实现中使用一种新的伽罗华域乘法器,从而降低RS码编译码硬件实现的复杂度。并利用VerilogHDL语言实现了RS(255,249)码的编译码器各个模块的功能。     

Layered Approx-Regular LDPC: Code Construction and Encoder/Decoder Design

Layered approximately regular (LAR) low-density parity-check (LDPC) codes are proposed, with which one single pair of encoder and decoder support various code lengths and code rates. The parity check matrices of LAR-LDPC codes have a "layer-block-cell" structure with some additional constraints. An encoder architecture is then designed for LAR-LDPC codes, by making two improvements to the Richardson-Urbanke approach: the forward substitution operation is entirely removed and the dense-matrix-vector multiplication is handled using feedback shift-registers. A partially parallel decoder architecture is also designed for LAR-LDPC codes, where a layered modified min-sum decoding algorithm is used to trade off among complexity, speed, and performance. More importantly, the interconnection network, which is inevitable for partially parallel decoders, has much lower hardware complexity compared with that for general LDPC codes. Both the encoder and decoder architectures are highly flexible in code length and code rate.