三元合金Ga_(0.52)In_(0.48)P的时间分辨发光谱

在室温和低温液氮下 ,研究了有序和无序 Ga0 .52 In0 .4 8P的时间分辨发光谱。对实验结果的拟合表明 ,有序 Ga0 .52 In0 .4 8P的发光呈双指数规律衰退。其中快过程对应着有序区域上载流子的复合 ,慢过程则对应着有序区域和无序区域的空间分离中心上载流子的复合。无序 Ga0 .52 In0 .4 8P的发光在室温下呈单指数规律衰退。同时从低温下的时间分辨发光谱还可以看出有序样品的发光峰随着延迟时间的变长而蓝移 ,说明低温下在有序 Ga0 .52In0 .4 8P中存在着载流子从无序区域到有序区域的转移     

高温处理对镍诱导晶化硅上的薄膜晶体管性能的影响

采用标准双栅 CMOS工艺在镍诱导非晶硅横向晶化形成的多晶硅上制造了高性能的薄膜晶体管 ,并详细研究了器件制备前高温预处理对薄膜晶体管性能的影响 .实验发现不同的温度处理 ,将引起器件性能的显著变化 .在10 0 0℃预处理温度下获得了最好的器件性能 .10 0 0℃在 NMOS管中测得的电子迁移率达 314 cm2 / (V· s) ,分别比在 110 0℃和未做高温处理下的大 10 %和 2 2 % .10 0 0℃下器件的最大开关电流比也达到了 3× 10 8.对器件的进一步重复性研究证实了上述结果的可靠性     

在氩气氛下生长的C_(60)薄膜的结构与特性

采用惰性气氛蒸发法制备 C6 0 薄膜 ,用原子力显微镜 (AFM)、X射线衍射 (XRD)、红外光谱 (IR)及紫外 -可见光谱研究了在氩 (Ar)气氛下生长的 C6 0 薄膜的表面形貌、结构及光吸收特性 .AFM测量表明在 Ar气氛下生长的C6 0 薄膜的表面生长岛更尖锐 ,并且有较大直径的表面粒子 .由紫外 -可见光吸收谱测量发现 Ar气氛下生长的 C6 0 薄膜的强度和吸收峰位置与在真空下生长的 C6 0 薄膜比较有大的红移 .可求出在 Ar气氛下生长的 C6 0 薄膜的光学禁带宽度 Eg=2 .2 4e V,比在真空下生长的 C6 0 薄膜禁带宽度 (2 .0 2 e V)要大 .与真空下生长的 C6 0 薄膜比较     

近红外Si_(0.8)Ge_(0.2)/Si横向pin探测器的模拟与测试

设计了一种新型叉指状近红外 Si0 .8Ge0 .2 / Si pin横向光电探测器。采用半导体器件模拟软件 Atlas分别对该器件平衡条件下物理特性及反向偏压下电场分布、光电特性进行了模拟 ;对实际制作的光电探测器进行了测试 ,结果表明 :其波长响应范围为 0 .4～ 1 .3μm,峰值响应波长在 0 .93μm,响应度达 0 .3 8A/ W,寄生电容小于 2 .0 p F。实验结果和模拟结果符合得很好。其良好的光电性能为应用于近红外光的高速、低工作电压硅基光电集成器件提供了可能     

一种DC～5GHz串联微波开关的温度特性和功率处理能力的测试与分析

描述了一种串联微波 MEMS开关的设计、制造过程 ,它制作在玻璃衬底上 ,采用金铂触点 ,在 DC～ 5 GHz,插损小于 0 .6 d B,隔离度大于 30 d B,开关时间小于 30μs.对这种微波开关的温度特性和功率处理能力进行了测试 ,在DC～ 4 GHz,85℃下的插损增加了 0 .2 d B,- 5 5℃下的插损增加了 0 .4 d B,而隔离度基本保持不变 .在开关中流过的连续波功率从 1 0 d Bm上升到 35 .1 d Bm ,开关的插损下降了 0 .1～ 0 .6 d B,并且在 35 .1 d Bm (3.2 4 W)下开关还能工作 .和所报道的并联开关最大处理功率 (4 2 0 m W)相比 ,该结果说明串联开关具有较大的功率处理能力     

S波段100W硅脉冲功率晶体管

报道了一种高增益高效率 S波段硅脉冲功率晶体管的研制结果。该器件在 f=2 .4～ 2 .6GHz,D=1 0 % ,τp=1 0 0 μs,Vc=36V条件下输出功率 1 0 0 W、增益 9d B、效率 50 %。在 f=2 .6GHz短脉宽条件下输出功率 1 60 W、增益 8.0 d B、效率 60 %。     

MOD法制备掺钐钛酸铋铁电薄膜

利用 MOD法在电阻率为 5～ 6Ω· cm的 n- Si(10 0 )衬底采用旋转甩膜工艺制备了 Sm0 .85Bi3.1 5Ti3O1 2(SBT- 0 .85 )铁电薄膜 ,研究了薄膜的结晶性能和电学性能。结果表明 ,在 70 0°C下退火 1h得到的 Sm0 .85Bi3.1 5Ti3O1 2 薄膜具有良好的铁电、介电和绝缘性能。在± 5 V的范围内 ,电容 -电压 (C- V)曲线记忆窗口宽度为 3.6 V;在室温 10 0 0 k Hz下 ,其介电常数为 4 5 ,介电损耗为 0 .0 4 ;在 3V电压下 ,薄膜的漏电流为 3× 10 - 8A。     

一种基于0.35μm CMOS工艺的14位100MSPS DAC设计

基于 TSMC 0 .3 5μm CMOS工艺设计了一种工作电压为 3 V/ 5 V的 1 4位 1 0 0 MSPS DAC。 1 4位DAC在 5 0 Ω负载条件下满量程电流可达 2 0 m A,当采样速率为 1 0 0 MHz时 ,5 V电源的满量程条件下功耗为1 90 m W,而 3 V时的相应功耗为 45 m W该 DAC的积分非线性误差 ( IN L )为± 1 .5 LSB,微分非线性误差( DN L)为± 0 .75 LSB。在 1 2 5 MSPS,输出频率为 1 0 MHz条件下的无杂波动态范围 ( SFDR)为 72 d Bc。     

3C-SiC/Si异质结二极管的高温特性

研究了低压化学气相淀积方法制备的n- 3C- Si C/p- Si(10 0 )异质结二极管(HJD)在30 0～4 80 K高温下的电流密度-电压(J- V)特性.室温下HJD的正反向整流比(通常定义为±1V外加偏压下)最高可达1.8×10 4 ,在4 80 K时仍存在较小整流特性,整流比减小至3.1.在30 0 K温度下反向击穿电压最高可达2 2 0 V .电容-电压特性表明该Si C/Si异质结为突变结,内建电势Vbi为0 .75 V.采用了一个含多个参数的方程式对不同温度下异质结二极管的正向J-V实验曲线进行了很好的拟和与说明,并讨论了电流输运机制.该异质结构可用于制备高质量异质结器件,如宽带隙发射极Si C/Si HBT     

一种改进的高速DAC电流开关及其控制信号的产生

系统分析了高速电流型CMOS数模转换器中电流开关对输出毛刺的影响,给出了减小输出毛刺的方法.改进了电流开关及其控制信号的产生电路.利用改进后的电路设计了一个8位数模转换器,在5V电源,满量程输出2 0mA条件下,模拟得到最大输出毛刺为3pV s,且电路在1 0 0MHz采样频率,1 0MHz信号频率下,无假信号动态范围达到53dB     

45nm低功耗、高性能Zipper CMOS多米诺全加器设计

提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper CMOS多米诺全加器.仿真过程中提出了功耗分布法,精确找到了电荷自补偿技术的最优路径.仿真结果表明,在相同的时间延迟下,与标准Zipper CMOS多米诺全加器、双阈值Zipper CMOS多米诺全加器、多电源电压Zipper CMOS多米诺全加器相比,新型Zipper CMOS多米诺全加器动态功耗分别减小了37%、35%和7%,静态功耗分别减小了41%,20%和43%.最后,分析并得到了新型全加器漏电流最低的输入矢量和时钟状态.     

基于多数决定逻辑非门的低功耗全加器设计

全加器是算术运算的基本单元,提高一位全加器的性能是提高运算器性能的重要途径之一。首先提出多数决定逻辑非门的概念和电路设计,然后提出一种基于多数决定逻辑非门的全加器电路设计。该全加器仅由输入电容和CMOS反向器组成,较少的管子、工作于极低电源电压、短路电流的消除是该全加器的三个主要特征。对这种新的全加器,用PSpice进行了晶体管级模拟。结果显示,这种新的全加器能正确完成加法器的逻辑功能。     

New CMOS circuit implementation of a one-bit full-adder cell

A new mirror CMOS circuit implementation of a one-bit full-adder cell is proposed. Using CMOS technology provides zero static power consumption and the freedom from fractional voltage levels at the internal nodes (no voltage recovery is needed). The solution proposed is shown to be superior in carry speed to any alternative CMOS implementation reported so far, and should therefore be suitable for building high-speed multibit adders.     

一种二阶曲率补偿带隙基准电压源

利用CMOS工艺中Poly电阻和N-well电阻温度系数的不同,设计了一种输出可调的二阶曲率补偿带隙基准电压源.采用Chartered 0.35μm CMOS工艺模型,使用Cadence工具对电路进行了仿真,结果表明电路在电源电压为1.8V时可正常工作,当其在1.8～3V范围内变化时,基准电压变化仅有3.8mV;工作电压为2V时,输出基准电压在-40°C到80°C的温度范围内温度系数为1.6ppm/°C,工作电流为24μA,低频下的电源抑制比为-47dB.该带隙基准电压源的设计可以满足低温漂、高稳定性、低电源电压以及低功耗的要求.     

Sub-1-V Supply Self-Adaptive CMOS Image Sensor Cell With 86-dB Dynamic Range

This letter presents a high dynamic range CMOS active pixel structure operating at a sub-1-V supply voltage, which is implemented using a standard 0.18-mum CMOS logic process. In order to improve the output voltage swing range and associated pixel dynamic range at a low supply voltage, a pMOS reset structure is incorporated into the pixel structure along with a photogate pixel structure based on the self-adaptive photosensing operation. At a low supply voltage of 0.9 V, the new pixel provides an output voltage swing range of 0.41 V and a high dynamic range of 86 dB, which is the highest among the reported pixel structures up to date operating at sub-1-V     

250 mV Supply Voltage Digital Low‐Dropout Regulator Using Fast Current Tracking Scheme

This paper proposes a 250 mV supply voltage digital low‐dropout (LDO) regulator. The proposed LDO regulator reduces the supply voltage to 250 mV by implementing with all digital circuits in a 0.11 μm CMOS process. The fast current tracking scheme achieves the fast settling time of the output voltage by eliminating the ringing problem. The over‐voltage and under‐voltage detection circuits decrease the overshoot and undershoot voltages by changing the switch array current rapidly. The switch bias circuit reduces the size of the current switch array to 1/3, which applies a forward body bias voltage at low supply voltage. The fabricated LDO regulator worked at 0.25 V to 1.2 V supply voltage. It achieved 250 mV supply voltage and 220 mV output voltage with 99.5% current efficiency and 8 mV ripple voltage at 20 μA to 200 μA load current.     

A pipelined multiplier-accumulator using a high-speed, low-powerstatic and dynamic full adder design

This paper proposes a new pipelined full-adder circuit structure for the implementation of pipelined arithmetic modules. With both static and dynamic structures, it has the advantages of high operational speed, smallest transistor count, and the low power/speed ratio. The adder cell is then used to design a pipelined 8×8-b multiplier-accumulator (MAC). In this MAC, a special pipelined structure is designed to reduce the latency. The MAC is fabricated in a 0.8-μm single-poly-double-metal CMOS process. The post-layout simulation shows that the pipelined 1-b full adder can work up to 350 MHz with a 3 V power supply. The whole MAC chip that contains 4200 transistors is measured to operate a 125 MHz using 3.3 V power supply     

A high-speed low-power tri-state driver flip flop for ultra-lowsupply voltage GaAs heterojunction FET LSI's

This paper describes a low-supply-voltage flip flop circuit design. The advantages of low supply voltage are discussed. Based on an analytical circuit delay model, conventional flip flop operating speed degradation below 1 V supply voltage is analyzed. We then propose a new GaAs static flip flop, called TD-FF (tri-state driver flip-flop), for ultra-low supply voltage GaAs heterojunction FET LSIs. The TD-FF operates at a data rate of 10 Gbps with 18 mW power consumption at 0.8 V supply voltage, which is 1/5 of the minimum value reported for D-FFs so far. We also demonstrate a 1/8 static frequency divider IC using the TD-FF configuration. This IC operates up to 10 GHz with 38 mW at 0.8 V supply voltage     

基于流水线加法器的数字相关器设计

数字相关器在数字扩频通信系统中应用广泛,受数字信号处理器件速度限制,无法应用于高速宽带通信系统,在此提出了一种基于流水线加法器的数字相关处理算法。该算法最大限度地减少了加法器进位操作,解决了基于全加器型数字相关器存在的进位延迟过大的问题,实现了时分多址体制下的同步段数字相关,提高了同步段相关的可靠性。     

1.3 V supply voltage 38 GHz static frequency divider

An ultra-low supply voltage and low power dissipation fully static frequency InP SHBT divider operating at up to 38 GHz is reported. The fully differential parallel current switched configuration of D-latch maintains the speed advantages of CML circuits while allowing full functionality at a very low supply voltage. The frequency divider operates at up to 38 GHz at a single-ended input power of 0 dBm. The power dissipation of the toggled D-flip-flop is 8 mW at a power supply voltage of 1.3 V. The authors believe this is the lowest supply voltage for static frequency dividers around this frequency in any technology. This low power configuration is suitable for any digital integrated circuit.