数字音频广播基带解码芯片的可测试性设计

介绍了一款数字音频广播基带解码芯片的可测试性设计,主要包括扫描测试(Scan Test)、存储器内建自测试(BIST)和电流测试。为了提高测试可靠性和芯片良品率,在扫描测试中,采用分级时钟树综合方法;在存储器测试中,采用分等级、分区域的RAM测试策略。为了降低设计复杂度,将所有测试结果都直接与芯片IO复用,并采用封装后再测试的方法,以降低测试成本。最终使用12条扫描链,扫描测试的覆盖率为96.2%。芯片量产后的测试结果表明,经过检测后的芯片在产品应用中全部工作正常,证明了可测试性设计的有效性。     

可测试性设计技术与芯片质量

ASIC、IC和SoC正面临高复杂度、高速、高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战。与此同时,复杂芯片设计固有的高成本、高风险特征迫使确保芯片设计与生产制造的高质量成为非常重要的工作。     

基于功能的SoC可测试性设计及系统级调试

可测试性设计技术是SoC设计中的一个重要技术.在设计8位SoC系统芯片时,不仅考虑到可测试性设计,而且还利用OCI模块上的JTAG接口.可以方便地与板级系统相结合,能够快速对芯片进行功能验证和系统调试,大大缩短产品的上市时间.     

ASIC可测试性设计技术

可测性设计技术对于提高军用ＡＳＩＣ的可靠性具有十分重要的意义。结合可测性设计技术的发展,详细介绍了设计高可靠军用ＡＳＩＣ时常用的ＡｄＨｏｃ和结构化设计两种可测性技术的各种方法,优缺点及使用范围。其中,着重论述了扫描技术和内建自测试技术。     

一种基于微处理器的SOC自测试方案

提出了一种基于片上微处理器和透明路径测试访问的SOC自测试方案。以片上微处理器为测试加载和响应收集比较的主体,构造透明路径并行传输测试数据,以嵌入程序控制测试过程。可以在提高测试速度的同时,降低对测试设备性能的依赖,并可以进行全速测试,所需额外面积开销较小。实验表明,该测试方案是有效的。     

系统芯片中低功耗测试的几种方法

在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升，可靠性降低，成品率下降。本文介绍低功耗测试技术中的一些基本概念，对已有的几种主要的降低测试功耗方法进行分析，最后给出一种高性能微处理器的真速低功耗自测试方法。     

电子产品可测试性与可制造性设计

随着电子制造行业的迅猛发展与市场竞争的日益激烈,产品质量的重要性愈发突出。本文重点提出面向质量的DFT和DFM设计方法,并应用它来提高产品可测试性和可制造性,提高测试和生产效率,最终达到提高产品质量的目的。     

一款雷达信号处理SOC芯片的存储器内建自测试设计

内建自测试(BIST)为嵌入式存储器提供了一种有效的测试方法.详细介绍了存储器故障类型及内建自测试常用的March算法和ROM算法.在一款雷达信号处理SOC芯片中BIST被采用作为芯片内嵌RAM和ROM的可测试性设计的解决方案.利用BIST原理成功地为芯片内部5块RAM和2块ROM设计了自测试电路,并在芯片的实际测试过程中成功完成对存储器的测试并证明内嵌存储器不存在故障.     

SOC的可测试性设计策略

介绍了几种主要的VLSI可测性设计技术,如内部扫描法、内建自测试法和边界扫描法等,论述如何综合利用这些方法解决SOC内数字逻辑模块、微处理器、存储器、模拟模块、第三方IP核等的测试问题,并对SOC的可测性设计策略进行了探讨.     

基于MCU的可测试性设计

根据ＭＣＵ结构非常复杂且具有指令系统的特点,没有采用一般数字电路设计的从结构出发的ＤＦＴ技术,而是设定了ＭＣＵ的３种工作模式,提出了一种在ＭＣＵ中加入规模很小的模式选择电路,对部分电路作较小改动,就可以对芯片内的各块电路进行功能测试的方法。在完成了ＭＣＵ的可测性设计后进行了仿真,结果表明电路能正常工作在各种模式下。     

一种改进的嵌入式SRAM内建自测试设计

对单端口SRAM常用的13N测试算法进行修改和扩展,提出了一种适用于双端口SRAM的测试算法。该测试算法的复杂度为O(n),具有很好的实用性。作为一个实际应用,通过将该算法和13N测试算法实现于测试算法控制单元,完成了对片内多块单端口SRAM和双端口SRAM的自测试设计。     

系统芯片的可测性设计

系统芯片SoC可以实现一个系统的功能,为了保证系统芯片的功能正确性与可靠性,在它的设计与制造的多个阶段必需进行测试。由于系统芯片的集成度高,结构和连接关系复杂,使得对它进行测试的难度越来越大,因此需要采用专门的测试结构。本文对系统芯片的可测性设计以及测试结构的设计方法等进行了介绍和综述。     

CSC71018电路的可测性设计

本文介绍了正向设计的局用万门程控交换机专用集成电路CSC71018的可测性设计。通过可测性设计,使该电路的测试难度及测试时间减少了将近一半。     

Testable Design and BIST Techniques for Systolic Motion Estimators in Transform Domain

Testable design techniques for systolic motion estimators based on M-testability conditions are proposed in this paper. The whole motion estimator can be viewed as a two-dimensional iterative logic array （ILA） of processing elements （PEs） and multiplying elements （MULs）. The functions of each PE and MUL are modified to be bijective to meet the M-testable conditions. The number of test patterns is 2^w, where w denotes the word length of a PE. The proposed testable design techniques are also suitable for built-in self-test implementation. According to experimental results, our approaches can achieve 99.27 % fault coverage. The area overhead is about 9 %. To verify our approaches, an experimental chip is also implemented.     

24位BOOTH乘法器核的一种有效BIST方法

针对24位BOOTH乘法器核的可测性问题，提出了一种有效的BIST(built-in self-test)设计方案。这种方案只需要对乘法器进行少量的改动，缺陷测试覆盖率可以达到95％左右。该方案还可以应用到其他嵌入式核的可测性设计中。     

一种适合SOC的时钟控制器IP核

随着集成电路系统的规模和复杂性的不断提高，基于IP核的SOC系统的设计已被广泛采用。与此同时，电路测试的难度不断增大，对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16住时钟控制器(Timer Control Unit)的IP核设计，设计中采用了JTAG可测性设计电路。     

Design for Consecutive Testability of System-on-a-Chip with Built-In Self Testable Cores

This paper introduces a new concept of testability called consecutive testability and proposes a design-for-testability method for making a given SoC consecutively testable based on integer linear programming problem. For a consecutively testable SoC, testing can be performed as follows. Test patterns of a core are propagated to the core inputs from test pattern sources (implemented either off-chip or on-chip) consecutively at the speed of system clock. Similarly the test responses are propagated to test response sinks (implemented either off-chip or on-chip) from the core outputs consecutively at the speed of system clock. The propagation of test patterns and responses is achieved by using interconnects and consecutive transparency properties of surrounding cores. All interconnects can be tested in a similar fashion. Therefore, it is possible to test not only logic faults but also timing faults that require consecutive application of test patterns at the speed of system clock since the consecutively testable SoC can achieve consecutive application of any test sequence at the speed of system clock.     

扫描法可测性设计中扫描触发器的最优实现

提出了扫描法可测性设计中扫描触发器的最优实现方法，采用该方法每个触发器仅需增加２个ＭＯＳ管即可构成扫描触发器，比用传统方法减少１２个ＭＯＳ管，而增加的额外管脚数与传统方法一样。这样，即使采用全扫描设计，也仅需较小的芯片面积。