集成数据选择器实现组合逻辑函数技巧

用集成数据选择器可以实现任意组合逻辑函数,实现的方法有代数法和卡诺图法,当逻辑函数变量数较多时,代数法求解过程繁琐,而卡诺图法求解过程较简单。本文给出了用卡诺图法实现任意组合逻辑函数（含约束项和不含约束项两种情况）的方法,教学实践证明,这方法学生容易接受和理解,有较好的教学效果。     

卡诺图法化简多变量逻辑函数的探讨

一般教材中都认为多变量的逻辑函数用卡诺图法化简比较麻烦,所以不采用该方法,而一些教材和资料所介绍的循环码的书写方法都比较麻烦,很容易出错。实际上,有时用卡诺图法化简还是比较方便的。文中提出了书写循环码的一种简单、快速、不容易出错的方法,指出了用卡诺图法化简多变量逻辑函数与少变量逻辑函数之间的差异,总结了多变量卡诺图最小项的合并规则,并用该方法对多变量逻辑函数进行了化简分析。     

巧用卡诺图设计多输出组合逻辑电路

本文通过实例说明逻辑卡诺图在设计多输出组合逻辑电路中的作用.旨在介绍逻辑卡诺图之间的相互关系,以提高广大读者用逻辑卡诺图化简逻辑函数的能力以及设计多输出组合逻辑电路的能力.     

大容量SRAM中长互连线RC延迟的高速译码电路的研究

文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况,并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4MbSRAM的高速译码电路。仿真表明在大扇出、大负载、长互连线的情形下,电路延迟时间仅有1．85ns。比传统的使用等效电容的优化方法快出0．12ns,电路面积节约30％。并且功耗明显的降低。     

能量恢复型CVSL电路的设计及其应用

提出了采用交流能源的级联电压开关逻辑(CVSL)电路,其主要特点是输出与输入信号呈现相同相位,并消除了输出端悬空现象,适合于实现低功耗组合电路。应用0.25μmCMOS标准工艺的SPICE模拟表明,提出的电路具有正确的逻辑功能与可观的能量节省。     

用卡诺图法化简具有多输出函数的电路

给出了一种用卡诺图来实现多输出函数电路的一种方法。该方法只需对所给函数的卡诺图进行分析,就能方便地设计出用最少数目的逻辑门实现具有多输出函数的电路。     

绝热电路三要素理论及其应用

本文在研究多值电路三要素理论基础上提出绝热电路通用理论，即绝热电路三要素（信号、网络、负载）理论。应用此理论，设计了三种典型的绝热电路（逐级级联收缩结构、可逆逻辑结构和交叉存贮结构），验证了该理论的正确性；然后进一步依此理论设计了一种新颖的采用二相功率时钟的交叉存贮型绝热电路一钟控传输门绝热逻辑（Clocked Transmission Gate Adiabatic Logic，CTGAL）电路。最后用计算机验证了根据绝热电路三要素理论设计的CTGAL电路具有正确的逻辑功能和明显的低功耗特性。     

基于基因表达式程序设计的电路优化算法研究

基于Xilinx Virtex-Ⅱ系列FPGA控制逻辑块(CLB)矩阵特点以及每一个控制逻辑块能实现任何2输入1输出的逻辑功能的特点,提出了一种基于基因表达式程序设计的电路优化算法。在该算法中染色体由按线性方式连接的逻辑单元矩阵组成,采用的遗传操作包括变异和杂交,并利用真值表进行适应度评估。实验证明,所得到的电路结构优于传统方法。     

和图及其在I2L电路设计中的应用

本文根据电流信号易于实现加、减等算术运算的特点,提出了阈算术运算、非负运算和阈算术函数的概念,将传统逻辑函数转化成阈算术函数的表示形式,实现了电流型电路的逻辑功能.与传统逻辑函数的图形表示卡诺图类似,本文提出了一种适用于阈算术函数的图形表示和图的概念,并阐述了运用和图将逻辑函数转化为阈算术函数的设计方法,通过具体的电流...     

CCⅡ低通滤波器的PSpice仿真分析

用子电路模块代替电路中的关键元件,采用理论分析与PSpice的参数扫描分析和优化分析相结合的方法对电路进行最优化设计,结合一个CCⅡ低通滤波电路的设计实例,阐述了仿真分析方法的具体步骤,给出了滤波电路最优化设计的仿真分析结果,该结果符合设计理论分析值的要求。对优化后的电路进行了温度扫描分析、蒙托卡诺分析和最坏情况分析。仿真结果表明,该方法在电路设计中是可行的。     

基于聚亚苯基分子器件的二进制减法器

为了在分子电路水平实现减法运算,按照固态电子学组合逻辑原理,提出了一种基于聚亚苯基分子器件的二进制减法器(包括半减器和全减器)逻辑电路的设计。这种单分子电路是用聚亚苯基分子逻辑门的分子结构代替组合逻辑中非门、与门和XOR门,再用Tour分子线作为框架,同时考虑有机分子的形状和连接产生的几何和空间排列的约束条件,用Hartree-Fock(HF)从头算方法优化得到,其结构尺寸是传统固态电子电路的百万分之一。这种分子减法器电路的实现对分子电子学发展有重要的意义。     

基于CPLD/FPGA的数字电路设计方法变革必要性研究

大规模可编程逻辑器件的应用已经为数字系统的设计带来了极大的灵活性。标准化逻辑设计语言的引入,极大地改变了传统的数字系统设计方法、设计过程和设计观念。作为大学的技术基础教学环节,应做出相应的调整。分别通过组合逻辑和时序逻辑设计实例比较了传统设计方法存在的问题和现代逻辑设计方法的优势。通过对比可以看到,现代逻辑设计技术取代传统的数字系统设计方法而成为数字电路设计的主流,是电子技术发展的必然趋势。     

一种静态电路兼容的4GHz 64位动态加法器设计

设计了一个与静态电路兼容的64位动态加法器,采用嵌入逻辑的动态触发器,以及多相位时钟技术,实现了与上、下级静态电路的接口.在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载,提高性能.在STMicro90nmCMOS工艺下,该加法器可工作在4GHz时钟下,功耗45.9mW.     

Floating-body effects in partially depleted SOI CMOS circuits

This paper presents a detailed study on the impact of a floating body in partially depleted (PD) silicon-on-insulator (SOI) MOSFET's on various CMOS circuits. Digital very large scale integration (VLSI) CMOS circuit families including static and dynamic CMOS logic, static cascade voltage switch logic (static CVSL), and dynamic cascade voltage switch logic (dynamic CVSL) are investigated with particular emphasis on circuit topologies where the parasitic bipolar effect resulting from the floating body affects the circuit operation and stability. Commonly used circuit building blocks for fast arithmetic operations in processor data-flow, such as static and dynamic carry lookahead circuits and Manchester carry chains, are examined. Pass-transistor-based designs including latch, multiplexer, and pseudo two-phase dynamic logic are then discussed. It is shown that under certain circuit topologies and switching patterns, the parasitic bipolar effect causes extra power consumption and degrades the noise margin and stability of the circuits. In certain dynamic circuits, the parasitic bipolar effect is shown to cause logic state error if not properly accounted for     

解析逻辑函数式的处理

对数字电路设计中的重要环节一一逻辑函数式的处理进行了解析。分逻辑函数式的化简、检查、变换3个方面作了详细探讨，且对每个方面给出了相应的见解，即对逻辑函数式的化简方面提出宜采用先卡诺图法再代数法的综合法：对逻辑函数式的检查方面指出了观察互补出现的因子并检验在特殊条件下是否存在该因子的“互补相与”和“互补相或”的核心要点；对逻辑函数式的变换方面则提出了一种具有普适性的二次取非变换法。同时，对这些见解还给出了相应的例证。     

超前进位加法器的优化设计

在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA（ Carry Look-ahead Adder）块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65 nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。     

一种新型二元判定图器件和电路

提出了一种基于二元判定图(BDD)原理的新型逻辑器件和电路．BDD器件以电流模式的开关电流存储器为基本单元，具有符合二元判定图的两向通路的特点．用这种器件按照BDD树形图可以构成任意形式的组合逻辑电路．给出了或门、异或门及四位加法器电路的例子，并使用HSPICE仿真器进行了仿真，验证了这种器件及其电路的正确性．     

同步时序逻辑电路设计步骤研究

通过对时序逻辑电路设计部分教学过程的设计步骤分析研究,强化了原始状态的确定在设计过程中的重要性,在清晰设计思路,强化时序逻辑电路经典的设计方法的同时,补充了与实践应用相关的设计实例,完善了时序逻辑电路的设计步骤。     

High-speed CMOS demultiplexer with redundant multi-valued logic

This paper describes an 11-Gb/s CMOS demultiplexer with redundant multi-valued logic. The proposed circuit receives serial binary data which is converted to parallel redundant multi-valued data. The converted data are reconverted to parallel binary data. By the redundant multi-valued data conversion, the redundant multi-valued logic makes it possible to achieve higher operating speeds than that of a conventional binary logic. The implemented demultiplexer consists of eight integrators. The circuit is designed with a 0.35?µm standard CMOS process. The validity and effectiveness are verified through HSPICE simulation. The demultiplexer is achieved to the maximum data rate of 11-Gb/s and the average power consumption of 69.43?mW. This circuit is expected to operate at a higher speed than 11-Gb/s in the deep-submicron process of the high operating frequency.     

基于二分法量子可逆逻辑电路综合

 为了能以较小的代价自动高效地构造量子可逆逻辑电路,提出了一种新颖的量子可逆逻辑电路综合方法.该方法通过线拓扑变换和对换演算,利用递归思想,将n量子电路综合问题转换成单量子电路综合问题,从而完成电路综合,经过局部优化生成最终电路.该算法综合出全部的3变量可逆函数,未优化时平均需6.41个EGT门,优化后平均只需5.22个EGT门;理论分析表明,综合n量子电路最多只需要n2^n－1个EGT门.与同类算法相比,综合电路所用可逆门的数量大幅减少.同时该算法还避免了时空复杂度太大的问题,便于经典计算机实现.