基于SHARC处理器的数字脉冲压缩实现

用ADSP21060浮点数字信号处理器实现高性能、高精度的数字压缩,采用频域快速卷积法实现脉冲压缩,有效期讨论了实现中的几个问题,最后,对实测Et-na火山星载合成孔径雷达（SAR）数据进行二次压缩成像,并对结果进行了分析。     

数字脉压的FPGA优化设计与实现

在雷达数字信号处理中，数字脉压的运算量很大，采用时域算法时，脉压阶数受到了硬件的限制，上百阶的复相关运算只能通过DSP在频域实现。近年来大规模可编程器件FPGA的发展已经能满足这种大运算量的需求。利用这种器件经优化设计开发了一种通用FIR滤波器的模块，用这种模块增减数字脉压的阶数或修改匹配系数都很方便，大大缩短了设计开发的周期。     

基于ADSP-TS101的数字正交采样和脉压的实现

讨论了雷达系统中运用通用数字信号处理器高精度实时实现数字正交采样和脉冲压缩的方法，设计并实现了一个以ADSP—TS101为核心的高性能数字正交采样与脉冲压缩系统，讨论了实现中的若干问题，最后给出了实验结果，分析了系统性能。     

基于SHARC的多功能雷达模拟器的设计与实现

ADSP21060是AD公司生产的一种高性能的32位浮点DSP芯片,在雷达模拟系统实时性要求高时,可基于ADSP21060来实现雷达模拟器。本文介绍了ADSP21060的性能,给出了雷达模拟器系统实现的系统原理图和硬件框图及软件流程。该雷达模拟器采用PC机和DSP组合的结构,用软硬件相结合的方法,ADSP21060完成实时运算,最终产生满足要求的视频信号。     

机载PD雷达脉压系统的设计与实现

现代雷达为了兼顾作用距离和距离分辨率,通常需要对大时宽大带宽信号进行脉压处理。文中采用两片TS201实现某机载PD雷达所需要的脉冲压缩系统。通过采用分段匹配滤波的方法,极大地节约了时间和空间。该设计满足实时性要求,具有外围电路简单、系统调试容易等优点。     

数字下变频与脉冲压缩系统的设计与实现

数字下变频与脉冲压缩一直是雷达信号处理中的关键技术之一。应用现场可编程门阵列(FPGA)的IP核技术,研究了一种基于FPGA的数字下变频与脉冲压缩系统的实时实现方法。首先提出了系统的整体结构,然后介绍了数字下变频模块、脉冲压缩模块及接口模块的设计方法。在单片FPGA上实现了对实际采集的中频Chirp信号进行8K点或2K点可变点数的数字下变频与脉冲压缩处理,通过与Matlab软件计算结果的对比,验证了FPGA实时计算的正确性。最后分析了系统的可实现性与实时性。     

基于通用硬件的数字脉冲压缩工程实现研究

现代脉冲体制雷达大部分采用脉冲压缩技术解决距离分辨率与平均功率的矛盾,其工程实现正逐渐由定制硬件向通用硬件发展。文中阐述了数字脉冲压缩技术的基本原理,并给出了基于通用硬件的一种数字脉冲压缩工程实现方法,同时介绍了硬件资源及主要芯片的工作软件流程图,且比较了理论仿真结果和实际工程运算结果,证实了所述工程设计方法的有效性。     

基于自适应滤波的雷达脉压系统的建模与仿真

介绍了一种基于LMS算法自适应滤波的雷达脉冲压缩系统的建模与仿真研究,完成自适应滤波的计算机模拟,将其应用在雷达脉冲压缩系统中.也完成了整个雷达脉冲压缩系统的计算机建模与仿真工作,给出了仿真模型及结果.     

LPI雷达数字信号处理系统匹配滤波器的设计与实现

简要介绍了一种新研制成功的低截获概率雷达高速数字信号处理系统。由于采用了海杂波对消、高速数字匹配滤波器、高速FFT滤波器和τ-fd两维一次判决技术，大大缩短了捕获高速目标的时间，提高了动态性能。侧重对高速数字匹配滤波器的设计、解决多普勒失谐的方案进行较详细的论述。     

基于FPGA的高速实时三通道脉压处理器研究

脉压一直是雷达处理系统中的关键技术，本文研究了一个基于FPGA芯片Xx2v500的三通道高速实时数字脉压系统。针对脉压算法的特点，提出了一种硬件共享的结构，节省了系统资源，通过硬件的并行结构加快处理系统，从而使系统达到能在96．23μs内完成三路512点信号的脉压。用块浮点的算法改善了定点算法的精度，兼顾了系统的速度和精度。     

基于FPGA的数字脉冲压缩系统实现

针对采用线性调频信号的宽带雷达系统,完成单通道高速数据采集和数字脉冲压缩系统的工程实现。系统使用ADS5500完成14位6、0 MSPS的数据采集,使用FPGA实现1 024点的数字脉冲压缩。脉冲压缩模块采用快速傅里叶变换IP核进行设计,可以在脉冲压缩的不同阶段对其进行复用,分别完成FFT和IFFT运算,从而使硬件规模大大减少。系统采用块浮点数据格式以提高动态范围,同时减小截断（或舍入）误差对输出信噪比的影响。     

数字信号处理器（DSP）在脉冲压缩中的应用研究

讨论数字信号处理器在雷达脉冲压技术中的应用。在分析雷达数字脉冲压缩技术的基础上,分别给出通用ＤＳＰ和专用ＤＳＰ实现脉冲压缩系统的方案。讨论这两种方案中ＤＳＰ的应用结构及其优缺点,并给出脉压系统选用ＤＳＰ的依据,并介绍目前可以应用于雷达冲压压缩系统的通用及专用ＤＳＰ芯片。     

外辐射源雷达实验系统中高速实时数字脉冲压缩的实现

针对外辐射源雷达实验系统中随机大时宽连续波回波信号的低频域占空比特点，对传统脉压算法进行简化处理，并采用以多片通用DSP芯片ADSP21060为核心建立处理机平台．设计并实现了一个高效的高速相干连续波雷达时域数字脉冲压缩子系统。     

基于ADSP-TS101的雷达脉冲压缩处理机设计

介绍了通用DSP芯片ADSP-TSl01的优点，然后介绍了一种基于单片ADSP-TSl01为核心建立的处理机平台，该系统通过FFT和IFFT快速算法，高效地实现了频域数字脉冲压缩处理。在实际验证的基础上，设计并优化了一个高速实时雷达数字信号脉冲压缩系统，并得到了相应的试验结果。给出了系统设计中的一些关键步骤以及实现的方法，并且分析了系统主要性能，在本系统设计中内核使用还留有相当大的余量，可大大方便以后其他功能的扩展。文章对其他工程设计具有参考价值。     

基于FPGA的多模式频域脉冲压缩系统实现

针对合成孔径雷达系统,提出一种多模式数字接收机频域脉冲压缩模块设计方案。不同模式的脉冲压缩设置了不同的工作周期以及脉冲扫频时宽和带宽,从而实现了不同距离分辨率和探测距离,满足了不同用户的需求。首先在MATLAB平台上完成了对FPGA实现流程的仿真,并对不同模式参数进行了验证。然后在Quartus软件平台下联合Modelsim完成了功能仿真。测试方面,分别利用了放在对FPGA的只读存储器中的MATLAB模拟回波数据和信号发生器产生的模拟回波进行板级测试。仿真与测试结果表明,设计实现了4种模式的中频信号的频域脉冲压缩,并证明了该方案的可行性。     

基于TMS320C6201的并行高速实时数字脉冲压缩系统研究

线性调频脉冲是最经典的大时宽-带宽积信号形式,但是这种信号的数字处理需要极大的处理量.本文研制了一个基于TMS320C6201的高速实时数字脉冲压缩系统,具有1600MIPS处理能力.针对TMS320C6201的特点,提出了在VLIW体系结构下,提高FFT并行运算效率的方法,从而使系统完成512点数字脉冲压缩的时间仅为124us,基本达到TMS320C6201的性能极限.针对系统定点运算的问题,提出了定点FFT的改进算法,可以兼顾运算速度和精度的要求;对所提出的定点算法的误差进行了理论分析,并在实际的系统中验证了理论分析的结果.研究并解决了系统实现中高速电路等关键技术问题.目前,该系统已成功应用于某雷达系统中,长期工作稳定可靠.     

一种快速消除多普勒频移对脉压影响的算法

针对多普勒频移带来脉压失配问题,为克服现有算法运算量大且占用大量存储空间的弊端,文中提出一种快速消除多普勒频移对数字脉压(DPC)影响的算法。该算法基于傅里叶变换性质,利用单向循环链表技术,对无多普勒频率时的匹配滤波系数表重新选址。仿真结果表明,新算法在大多普勒频移时信噪比损失小,且不会增加运算量和存储空间,具有很高的应用价值。