SoC芯片中基于统计分析的浮点到定点转换方法

在通信、语音、图像处理等数字信号处理应用系统中一般使用浮点算法.为降低硬件成本、功耗,在定点硬件架构上实现浮点算法成为一种有效的解决方案.在定点SoC(System on Chip)芯片中,为达到性能、成本、功耗的平衡,常采用定点近似算法和硬件加速方案对浮点数字信号处理算法进行转换和优化.因此,需要在制造费用、功耗、性能等诸多限制下,将浮点算法转换成定点数近似算法.本文提出了一种基于定点SoC芯片的浮点到定点转换方法.首先,本文引入硬件加速模块参数和转换参数完成浮点算法到定点算法的转换,然后使用本文提出的r通过信噪比对定点数近似算法进行评估的方法,在满足一定信噪比限制条件下,计算出最佳硬件加速模块参数和转换参数,从而得到基于硬件加速的最优定点算法.同时,在此方法基础上进一步研究了单核SoC芯片内置硬件加速模块的原型开发策略.     

基于片内总线的系统芯片（SoC）硬件调试器

本文提出基于SoC片内总线的嵌入式硬件调试器的设计方法,提高了调试速度和通用性,使SoC用户通过简单的标准串口就能够暂停内都微处理器的指令流水线,快速地访问微处理器内部的寄存器、外部的存储单元,监视内部的指令执行情况和片内总线的数据传输情况。     

H.264运动估计硬件加速器的设计

通过分析典型的运动估计算法,对H.264运动估计算法进行优化,提出两种适用于硬件实现的运动估计算法,对比全搜索(FS),在PSNR减小0.45 dB和0.67 dB的情况下,分别减少了约50%和68.7%的计算量。同时按照速度优先或资源优先的原则,分别设计出相应的硬件结构,分析对比硬件资源的消耗、数据带宽和处理速度,并设计出硬件加速器。最后在Xilinx Virtex-II PRO开发板上完成对H.264运动估计硬件加速器的验证,经验证该加速器能够正确完成运动估计数据处理功能。     

基于FPGA的卷积神经网络硬件加速器设计空间探索研究

为了解决基于FPGA的卷积神经网络硬件加速器资源分配的问题,提出一种基于细粒度流水线架构的设计空间探索方法.为了提高吞吐率,该方法主要使用了三种技术:1)通过对DSP进行多阶段分配,实现各级流水线平衡;2)利用可调节的中间值缓存,协调BRAM和DDR带宽资源;3)利用深度可分解卷积替换部分卷积层,减少网络整体计算量.为了验证提出的设计空间探索方法,在ZC-706FPGA上实现了YOLO2-tiny网络,结果表明与同类设计相比,本设计的吞吐率与能效比高,整体延时低.     

基于硬件仿真加速器的AFDX端系统测试方法研究

本文通过将AFDX端系统SoC设计加载到硬件仿真加速器上运行,在HDL侧以真正的硬件电路运行来替代用仿真工具软件运行SoC设计的方式,可以大大提高测试向量的仿真速度,并且可以将主要模块信号波形上传到在HVL侧主机上,增强了测试的可观测性,可以快速的定位出错误的信号,提高了验证效率,对机载SoC设计的功能验证提供了参考。     

基于硬件仿真加速器的AFDX端系统测试方法研究

本文通过将AFDX端系统SoC设计加载到硬件仿真加速器上运行,在HDL侧以真正的硬件电路运行来替代用仿真工具软件运行SoC设计的方式,可以大大提高测试向量的仿真速度,并且可以将主要模块信号波形上传到在HVL侧主机上,增强了测试的可观测性,可以快速的定位出错误的信号,提高了验证效率,对机载SoC设计的功能验证提供了参考。     

SoC设计领域的核心技术--软/硬件协同设计

基于IP库的SoC必将是今天与未来微电子设计领域的核心.它既是一种设计技术,也是一种设计方法学.一块SoC上一定会集成各种纯硬件IP,和作为软件载体的IP(MCU,DSP,等).因此,作为一种软/硬件平台,面向系统需求的软/硬件协同设计技术与方法一定是决定SoC设计成败的最关键因素.针对这一问题,本文从阐述软/硬件协同设计对芯片开发的关键作用开始,根据我们的研究与实践结果,具体详细展开讨论了如何针对不同的系统需求抽象,进行软/硬件规划与协同设计.     

一款视频解码芯片的硬件仿真加速

随着IC制造水平的提升和设计规模的增大,验证成为了IC设计的主要瓶颈之一.硬件加速器强大的仿真速度和查错能力使之成为大规模设计验证的优秀解决方案之一.根据视频解码芯片的需要,结合硬件加速器的特性,对视频解码芯片使用硬件加速器进行硬件仿真加速,取得高于40倍的加速效果.     

H.264解码器中CABAC硬件加速器的实现

在H.264解码器中,为了能够完成高清码流的实时解码任务,本文提出了一种CABAC硬件加速器的设计方案。通过采用高效率的状态机和流水线结构,该方案可在每1～3个时钟周期内完成1bit数据的解码。本设计在中芯国际0.18μm CMOS工艺标准单元库的基础上进行综合,硬件加速器面积为0.38mm2,工作时钟频率可达166MHz。     

Java软件解决方案是怎样胜过硬件加速器的？

Java编程语言有一大优点和一大缺点。优点是“编写一次，随处运行”；缺点是在性能方面，使Java程序可移植的机制同时也使它难以执行。     

基于开源处理器Rocket的异构SoC设计与验证

随着神经网络隐层数的增多,训练计算量增大.为提高算法的执行效率,包含硬件算法加速器的异构片上系统(SoC)相继被提出.开源处理器Rocket core项目含有核生成器,不仅能够定制核的个数而且含有协处理扩展接口,易于异构SoC的研究和设计工作.基于开源处理器Rocket core和开源项目Si-Five Blocks,...     

嵌入式可重构系统芯片的硬件验证平台设计

提出一种新的基于嵌入武可重构系统芯片的视频解码方案,采用了软硬件协同验证的方法.设计了相应的硬件验证平台,验证了H.264解码算法在可重构处理器上的可实现性.     

针对SoC的软硬件联合仿真方法

片上系统(System on Chip,SoC)是芯片设计的发展趋势,仿真与验证是芯片设计中最复杂、最耗时的环节之一。基于传统的数字电路验证方式对SoC设计验证效率低下的问题,提出了一种低耦合度的软/硬件联合仿真方法。软件调试过程的打印信息语句被微处理器仿真模型执行时,将向通用输入输出(General Purpose Input/Output,GPIO)输出相应的字符串,监视器模块检测GPIO的输出,并还原字符串信息,构建了软/硬件联合仿真。SoC设计实践证明,该方法大大减少了仿真的工作量,是一种非常实用有效的SoC仿真方法。     

定点运算实现波前控制算法的精度与字长分析

针对采用定点运算方式实现基于FPGA的波前控制运算过程中的有限字长效应,分析了由于系数量化对数字控制器的稳定性及系统性能造成的影响,计算出了符合控制器性能要求的系数量化字长。为运算过程中的舍入量化噪声建立统计模型,计算出了满足系统精度需要的乘法运算结果量化字长。仿真结果表明,当系数量化字长为15,乘法结果的量化字长为28时,数字控制器能够满足系统要求。     

一种基于AMBA总线的SoC硬件加速器设计

为了解决面向特定的应用场景下,嵌入式处理器处理能力不足的问题,针对片上SoC系统设计了一款硬件加速器,通过对系统算法进行深入分析,确定了硬件加速器的功能需求,并基于AMBA(Advanced Microcontroller Bus Architecture)总线架构设计了相关接口,使其符合AMBA总线协议的时序要求。在完成RTL代码之后,通过对电路进行仿真进一步验证了硬件加速器的时序功能与逻辑功能。仿真结果表明硬件加速器确实提高了系统整体的数据处理性能与算法程序的执行效率。     

基于SoC的DRM接收机ASIC设计

DRM是新一代的数字广播体制。针对DRM接收机的ASIC设计,提出了一种采用软硬件协同设计的SoC结构,给出了片上处理单元说明,SoC设计中的软硬件划分、协同设计和验证方法。最后给出了DRM接收机的性能。     

基于ARM9的数字对讲机基带SoC设计

数字化是对讲机领域的发展趋势。采用软硬件协同设计的思想,提出了1种基于ARM946E-S内核的数字对讲机基带SoC结构,并给出各处理单元的功能,从技术和成本两方面考虑进行软硬件划分,给出具体的设计方法和软硬件验证方法。     

基于断言的SoC设计验证方法

随着SoC(System on-a-Chip)设计规模的指数增长,验证时的模拟时间也变得越来越长,已经到了令人无法忍受的地步.因此如何进行有效、充分的验证,尤其是功能验证已经成为SoC设计方法学中重要的内容.本文将要介绍的基于断言的验证(Assertion Based Verification,ABV)是SoC设计功能验证的一种有效的方法,能够有效地提高验证效率.     

SoC软硬件协同设计方法和技术简析

集成电路制造技术的迅速发展已经可以把一个完整的电子系统集成到一个芯片上,即所谓的系统级芯片（System on a chip,简称SoC）。随着其规模的不断增大,如何缩短开发时间、提高开发效率,是当今SoC设计领域中关注的问题之一。传统的设计方法是将硬件和软件分开来设计,在硬件设计完成并生产出样片后才能调试。软硬件协同设计则是代表系统的软件和硬件部分的协作开发过程。对比传统方法,设计工程师能够在设计早期进行调试,可以较早地进行软硬件的整合。软硬件协同设计是一种正在发展中的设计方法,文章讨论了其发展的背景过程以及一般的设计方法和所需注意的事项。     

基于ARM嵌入式平台的X86译码SoC架构设计

二进制翻译技术是代码移植技术中的一种重要技术.针对二进制翻译的应用,提出在ARM嵌入式平台下实现X86 to ARM二进制翻译系统.通过对ARM嵌入式平台的研究,介绍二进制翻译模块的功能,着重论述SoC架构的设计,并分析Multi-layer总线结构的特点及优化.该SoC系统实现了将部分X86指令翻译为ARM指令并由ARM处理器执行目标代码的功能.该设计为在硬件上实现二进制翻译提供了参考.