H.264去块滤波算法及硬件实现

H.264是ITU-T/ISO在2003年公布的最新的国际视频压缩编码标准,它大大提高了编码效率和图像质量,其中一个重要原因是在编解码环路中引入了去块滤波器。介绍了H.264视频编码标准中的去块滤波算法,并提出了一种可实现的去块滤波器硬件结构。该结构通过合理利用本地SRAM资源,大大减少了总线带宽需求,提高了硬件处理速度。仿真结果显示,通过该去块滤波器进行环路滤波,很大程度地消除了方块效应,图像质量得到明显改善。     

H.264编/解码器中去块效应滤波系统的设计

提出了一种针对H.264/MPEG-4 AVC标准的高性能低复杂度的去块效应滤波系统的VLSI结构,该结构利用数据重用机制以减少数据的吞吐量,同时辅以高效的数据流控制和并行计算.在100MHz的情况下,该结构满足1920×1088@30Hz的高清晰度视频编解码要求.     

H.264编码环中的去块效应滤波系统

介绍了H.264的编解码模型系统中的去块效应滤波系统，分析了该系统原理及其相对于以往去块效应滤波系统的改进。并通过仿真实验验证了该系统在提高图像质量和降低视频流码率上的较好作用。     

H.264/AVC中去块效应滤波系统的结构设计

针对H.264/AVC解码器中的去块效应滤波系统提出了一种有效的VLSI硬件结构.该系统是基于OR1200处理器挂于Wishbone总线上,采用UMC0.18 CMOS工艺流片.该系统较以往去块效应滤波系统具有高效率低复杂度等特点.由仿真综合结果可知,该系统在工作频率100MHz时对HDTV(1 920×1 088@29 fps;1 280×720@66 fps)能较好实现实时滤波,并且综合后的逻辑门只有15.33 k(不含片内SRAM).     

H.264视频编解码器中去方块滤波的实现

基于块的混合编码是H.261、H.263、H.264、JPEG、MPEG的基本编码方案,然而在量化系数较大的情况下会产生明显的方块效应.对于图像中的平滑区域,我们的方法利用了同一块中原始像素的连续性以及相邻块的相关性等特征来减小跨边界像素点的不连续性.对于边缘区域,采用了一个边缘保留平滑滤波器.实验结果表明,该去方块滤波器在平滑噪声和消去方块效应的同时,能保留图像的主要结构特征,在提高图像主观质量和降低编码视频码率上效果显著。     

H.264中的去方块滤波

介绍了H.264视频编码标准中的自适应去方块滤波的原理、过程及参数选取,并在此基础上进行了仿真实验。实验结果表明,去方块滤波在提高图像质量和降低编码视频码率上效果显著。     

基于CUDA的H.264去方块滤波的设计与实现

详细分析了统一计算设备架构(CUDA)的编程模型,从并行计算角度对H.264视频编解码中的去方块滤波进行研究和优化,提出了基于CUDA加速的去方块滤波并行处理方法.通过对高清测试序列的实验表明,利用GPU并行处理能力能够明显提高视频编解码速度,并有效降低CPU资源占用率.     

H.264/AVC亮度插值算法优化以及电路实现

提出了一种H.264/AVC亮度数据插值的统一计算流程.并给出其硬件电路结构.该电路包括并行运算单元、外存访问接口、本地存储体以及流水线等.该电路只需要以5.7 MHz的工作频率就可以完成30f/s(帧/秒)的CIF格式视频流的亮度插值运算,是纯软件实现亮度插值算法速度的26倍.该解码器已在UMC 0.18 μm工艺下流片并通过测试,其中亮度差值电路面积为35k门.     

无SRAM的H.264/AVC去块效应滤波器

针对H.264/AVC中的去块效应滤波器,该文提出了一种新的滤波处理顺序,能够显著减小片上数据缓存容量,并以此为基础设计了一种去块效应滤波器的VLSI硬件新结构。该结构利用数据复用机制减少对片外存储的访问量、节省处理时间,同时不使用片内SRAM,将对片内SRAM的访问降为0。仿真结果显示,该电路在工作频率为100MHz时对HDTV能较好地实现实时滤波;在0.18m工艺下,综合后的等效逻辑门数只有16.8k。     

MPEG-2到JVT/AVC/H.264的快速转码算法

本文为MPEG-2到JVT／AVC／H.264的转码提供了一种高效的块模式决策算法。这种新的决策算法既充分地利用了原始序列与当前待编码的H.264宏块相对应的16个MPEG-2宏块的信息,又参考了转码后序列的当前帧中与待编码宏块相邻的多个宏块的信息以及前一帧相应宏块的信息。本文在利用已知宏块的信息预测待编码宏块块模式的过程中,引入了"模式子集"的概念。由于这个子集中元素的数目较少,所以待编码宏块在该子集中挑选适合的块模式,可以极大地节省编码时间,提高编码效率,而与此同时对PSNR以及视频图像主观性能的影响不大。另外,本文进一步扩展了"主导宏块"的概念,并将之应用于块模式的决策中,从而有效地提高编码效率。     

H.264解码器中一种新颖的去块效应滤波器设计

在此完成了H.264/AVC解码器中高效低功耗的去块效应滤波器设计.该设计采用5阶流水线技术,配合混合边界滤波顺序与打乱次序的存储数据更新机制,解决了数据与结构冒险问题,因此获得了正常流水线操作中的0延迟,使得基于流水线的设计架构得到最大程度的实现,同时提高了系统吞吐量并降低了功耗.该设计在FPGA芯片上验证的工作频率上限大约为200 MHz,吞吐量为滤波单个宏块需要198个时钟周期.使用0.18μmCMOS工艺,Synopsys Co.的DC工具对滤波器模块进行综合,结果为时序收敛,功耗约为2μW.仿真结果显示,可以对QCIF标准的视频(60 f/s)进行实时环路滤波,该环路滤波器可以用于H.264/Avc实时解码器中.     

A Fast-Deblocking Boundary-strength Based Architecture Design of Deblocking Filter in H.264/AVC Applications

This work presents an efficient architecture design for deblocking filter in H.264/AVC using a novel fast-deblocking boundary-strength (FDBS) technique. Based on the FDBS technique, the proposed architecture divides the deblocking process into three filtering modes, namely offset-based, standard-based and diagonal-based filtering modes, to reduce the blocking artifact and improve the video quality in H.264/AVC. The proposed architecture is designed in Verilog HDL, simulated with Quartus II and synthesized using 0.18 μm CMOS cells library with the Synopsys Design Compiler. Simulation results demonstrate good performance in PSNR improvement and bit-rate reduction. Additionally, verification results through physical chip design reveal that the proposed architecture design can support 1,280 × 720@30 Hz processing throughput while clocking at 100 MHz. Comparisons with other studies show the excellent properties of the proposed architecture in terms of gate count, memory size and clock-cycle/macroblock.

H．264/AVC解码器中去块效应滤波系统

本文介绍了H．264/AVC编解码器中块效应产生的原因及去块效应滤波的算法原理,提出了基于FPGA平台实现的H．264/AVC解码器中的去块效应滤波系统的硬件设计方法,并通过了仿真验证。     

A Novel High Performance Architecture for H.264/AVC Deblocking Filtering

This letter presents an architecture based on a new double‐filter strategy to perform the adaptive in‐loop filtering process specified by the H.264/AVC standard. The proposed architecture shows considerable advantages, both in terms of hardware cost and latency, when compared with the approaches found in the most recent literature.     

H.264/AVC中去块效应环路滤波的VLSI实现

提出了一种适用于H.264编解码环内去块效应滤波的VLSI结构。利用相邻4×4像素块间数据的依赖关系合理组织数据存储顺序,并通过增加本地SRAM,使垂直滤波数据来自本地,读写外部SDRAM的次数减半,从而大大减少滤波处理的周期数。设置转置寄存器,水平滤波和垂直滤波可共用一维滤波电路。仿真结果显示,一个宏块去块效应滤波仅需要230个周期。在0.18μm工艺下,最大频率100M时,综合逻辑门数为14K。     

A performance optimized architecture of deblocking filter for H.264/AVC

The in-loop deblocking filter is one of the complex parts in H.264/AVC. It has such a large amount of computation that almost all the pixels in all the frames are involved in the worst case. In this paper, a fast deblocking filter architecture is proposed, and it can effectively save the operating time. In the proposed architecture, two 1-D filters are introduced so that the vertical filtering and the horizontal filtering can be performed at the same time, Only 120 cycles are needed for a macroblock. Our architecture is also a memory efficient one, and only one 4×4 pixels register, one 4×4 transpose array and one 16×32 b two-port (SRAM) are used as buffers in the filtering process. The simulation and synthesis results show that, with almost the same or even smaller area than some 1-D filter based architectures before, the proposed one can save more than 40% processing time. The architecture is suitable for real-time applications and can easily achieve the requirement of processing real-time video in 1080HD (high definition format, 1 920×1 088@30 fps) at 100 MHz.     

一种快速去块滤波器结构

为了消除由于图象的预测,补偿,变换,量化引起得块效应,H.264/AVC标准中引入了去块滤波器.本文通过采用并行滤波,介绍了一种编解码环中快速实现去块滤波的滤波器结构,分析了该结构的滤波原理以及滤波过程中数据的存储.