基于RISC-V向量指令集的内嵌汇编函数设计与实现

RISC-V作为一种新兴的开源指令集架构,其基于RSIC-V向量指令集的算法函数尚未形成标准。在实际应用中,基于RSIC-V向量指令集的内嵌汇编函数的开发仍在发展阶段。本文以欧拉公式为算例,实现算法从ARM NEON指令集到RSIC-V向量指令集的移植,完成相关内嵌汇编函数的设计。该算法在相应的处理器平台上进行测试,结果显示基于RSIC-V向量指令集的算法效率得到显著提高。     

基于RISC-V的卷积神经网络处理器设计与实现

针对卷积神经网络对于运算资源需求的不断增长,和传统的硬件卷积加速方案在功耗、面积敏感的边缘计算领域难以应用的问题,设计并实现了一个低功耗嵌入式卷积神经网络加速处理器.目标处理器基于RISC-V指令集架构,内核扩展4条自定义神经网络指令,并在硬件层面实现加速处理.该卷积神经网络处理器最大程度的复用了原RISC-V的数据通路和功能模块,减小了额外的功耗和芯片面积等资源开销.目标处理器通过RISC-V官方标准测试集验证,并对MNIST手写数据集进行识别测试,正确率达到97.23%.在TSMC 40nm标准数字工艺下,目标处理器面积仅为0.34 mm^2,,动态功耗仅为11.1μw/MHz,与同期处理器相比,面积和功耗方面均具有一定优势.     

基于RISC-V架构的条形码识别控制器的设计

基于RISC-V架构设计了一个具有条形码识别功能的控制器,采用两级流水线架构,支持RV32EC指令集.通过外设控制模块扩展条形码识别接口,并为其配置中断响应端口,可用中断或查询方式读取条形码识别结果,并可通过写控制字方式进行处理模式设定,以及实时监测图像识别的工作状态等.在VCS平台上进行了仿真测试,验证了控制器逻辑功...     

RISC-V指令集子集RV32I的译码电路设计与优化

面向RISC-V处理器五级流水线数据通路,设计了基于FPGA的RISC-V指令集子集RV32I的指令译码电路。电路分为主译码电路和程序计数器输入选择(PCSel)译码电路,使用Verilog HDL编程设计,并进行了系列优化:使用时序约束工具分析时序状态,设定约束后对电路进行综合,降低电路延迟;利用无关项化简组合逻辑,减少模块输入输出项,减少电路级联;构建独立的32位串并行数值比较器;插入流水线,提高电路工作频率。电路基于FPGA芯片CycloneⅣEP4CE6F17C6进行设计,使用Quartus Prime 17.1对电路进行仿真,仿真结果表明:在Slow 1 200 m V 85℃条件下,指令译码电路达到295.6 MHz的工作频率,相比同类设计具有高速和低资源消耗的特点。     

专用指令集处理器系统级设计方法

以专用指令集处理器（ASIP）为核心的SoC系统是基于特定应用，设计嵌入式处理器的一个重要发展方向。给出了一种高效的系统级指令集模型设计空间搜索和体系结构仿真的方法。该方法可以在设计的早期阶段对软件和硬件进行协同设计和仿真，针对应用优化系统性能。利用该方法成功设计的ASIP系统，完成基4-64点DIF FFT需要310个时钟周期。     

高性能PLC专用指令集处理器设计与仿真

该高性能PLC专用指令集处理器采用自主设计的PLC专用指令集,符合PLC指令特征,可减少该PLC专用指令集处理器执行的指令数,并采用32位RISC体系结构加快PLC程序的执行速度.该高性能PLC专用指令集处理器采用哈佛总线结构,寄存器组采用位编址模式,位处理器可加速PLC布尔运算,功能块单元可提高功能块指令执行的精度,并采用四级流水线提高PLC指令的执行速度.现已完成了该高性能PLC专用指令集处理器的系统功能仿真,经测试仿真结果正确.     

32位嵌入式RISC处理器的设计与实现

设计了一款兼容ARM7TDMI指令集的高速RISC处理器(CP-ARM).在分析了ARM7TDMI体系结构之后,通过增加流水线深度、采用Harvard总线结构、增加寄存器写端口、修改乘法器结构等方法提高了处理器整体性能,和典型ARM7TDMI处理器相比,CPI减小21%,主频提高86.9%,MIPS提高153%,在功能验证的基础上采用FPGA实现.     

基于CISC/RISC的混合指令集构建

CISC与RISC是微处理器设计中的2种主要指令体系,他们各具优势,共存共融是其发展方向之一。首先介绍了硬件上基于CISC/RISC的混合架构设计,然后重点具体介绍CISC/RISC混合指令集的构建方法,并以65C02S的指令集为例,通过仿真说明了按该方法构建的混合指令集在基于CISC/RISC混合架构的硬件上运行具有良好的优势。     

面向RISC-V嵌入式处理器的浮点单元设计与移植

针对软件实现浮点运算的速度无法满足RISC-V嵌入式处理器浮点运算的需求,设计了一种由浮点加法器和浮点乘法器构成的浮点单元（FPU）,其中浮点乘法器提出了新型的Wallace树压缩结构,提高了压缩速率。在“蜂鸟E203”处理器中,完成浮点指令的译码模块与派遣模块的设计,实现FPU模块的移植。基于Simc180 nm工艺,使用Sysnopsys公司的Design Compile、VCS工具对FPU进行功能验证和综合,仿真结果表明,浮点加法器的关键路径延时为10.17 ns,相比于串行浮点加法器延时缩短23%,浮点乘法器的压缩结构关键路径延时为0.27 ns,相比传统Wallace树压缩延时缩短10%,移植前后的FPU运算结果一致。     

32位SPARC嵌入式处理器的设计及应用

本文阐述了32位嵌入式处理器S698的设计、实现及其应用设计，并着重介绍了S698处理器芯片的体系结构、功能、片上外设配置，以及S698处理器的芯片开发系统和应用开发系统；本文也简述了基于S698处理器的Compact PCI系统板的应用设计。     

RTP协议在嵌入式网络处理器中的设计与实现

分析了RTP/RTCP协议的特点与关键技术,设计了在嵌入式网络处理器中基于IP/UDP的RTP/RTCP协议的实现方法,并给出了在网络处理器IP2022中实现实时传输协议的主函数的流程图及局端与用户端的实现方法流程图.通过Commview软件的抓包实验验证了实现方法的正确性.     

基于DSP处理器的嵌入式以太网设计

介绍一种利用DSP微处理器实现嵌入式以太网接入的方法,将分组信号处理和以太网接入技术集成到同一个系统中,实现分组信号在以太网上的传输。     

基于S5PC100移动视频监控终端的设计与实现

为弥补传统固定监控架设成本高、监控有死角等不足,设计一种基于S5PC100处理器,以WinCE6.0为软件平台的移动视频监控终端.ZC0301摄像头为采集设备,利用处理器内置编码器对原始视频进行H.264编码,通过支持IEEE802.11b/g协议的无线网卡或WCDMA模块将视频流发送至后台计算机,实现移动视频监控功能.实验表明该系统只占用有限的带宽,并能满足实际应用对高质量图像的需求.     

多DSP并行处理器的设计与实现

采用ADI公司的4片ADSPTS201作为主处理芯片,以LINK口互连的松耦合结构和Clust总线互连的紧耦合结构作为多DSP的拓扑互连形式,设计并研制了基于PCI的高速并行信号处理器。该处理器在设计上采用CadenceSPB15.5做了充分的信号仿真,保证了系统的信号完整性,经测试系统运行稳定。同时,该信号处理器具备松耦合和紧耦合2种互连方式,可满足更多种形式的算法结构,在图像处理、实时信号处理能方面有较好的应用价值。     

基于嵌入式处理器和液晶显示模块设计

本文主要介绍了基于ARM7TDMI内核的嵌入式处理器和SG12864液晶显示模块的IP智能电话显示系统的设计.其设计思路和软硬件实现方式也可为其他基于ARM和液晶模块的设计所参考.     

基于嵌入式Linux的嵌入式GIS的设计与实现

随着手持设备的飞速发展,嵌入式GIS(地理信息系统)的应用日益广泛,而嵌入式Linux由于其开放性、廉价性、健壮性和安全性,越来越广泛地成为嵌入式GIS的主要开发平台。针对基于嵌入式Linux的嵌入式GIS的实现进行了整体上的设计,并介绍了GPS(全球定位系统)通信代理和嵌入式GIS人机交互应用程序。     

第十讲基于FPGA的嵌入式处理器设计

为缓解我国电子信息产业快速发展与核心技术人才紧缺的矛盾,中电网（ECCN）在信息产业部的支持下,联合国际著名集成电路设计厂商和清华大学等国内顶级高校,隆重推出电子工程与集成电路技术培训项目。所开课程包括FPGA/PLD、数字处理器、嵌入式SoC以及模拟和射频技术等。其中,FPGA培训是与Altera公司和清华大学共同推出的,并最先开课。本刊将陆续整理培训的精华内容与读者分享。更多详情敬请登录http：／／training．ECCN．com／。[编者按]     

基于Nios II嵌入式软核处理器的液晶显示模块接口的实现

介绍了一种基于嵌入式NiosII软核处理器实现TFT液晶显示屏接口方案,在对TMT035DNAFWU真彩液晶显示屏的时序详细分析基础上,给出了NiosII软核处理器SOPC(可编程片上系统)与液晶显示模块的硬件接口电路以及软件编写流程,并使用C语言进行设计描述。该系统体积小,数据处理速度快,保证了较好的实时性。     

双核嵌入式处理器的HDMI高清接口设计

介绍了基于双核嵌入式处理器TMS320DM6446平台的HDMI接口的设计与实现。介绍了HDMI接口的工作流程、HDCP加密实现、信息帧控制以及与DVI兼容显示等。本系统可实现720p和1080i的高清视频输出。利用HDMI数字接口高分辨力、低损耗等特点,可以克服现有VGA模拟显示的许多缺点,极大提升了嵌入式平台图像质量。     

基于RISC-V指令扩展的低开销SM4算法设计与实现

为了保障工业物联网采集数据的机密性,同时考虑到物联网终端设备资源受限与成本低廉的特点,提出以软硬件协同设计的方式实现SM4算法,以平衡资源开销、性能和延时。在开源RISC-V指令集的基础上,增加了两条自定义指令以实现密钥扩展和加解密算法的轮函数,设计了一款低开销的SM4指令功能单元硬件电路结构。从时钟周期精确的仿真结果来看,与无扩展指令的实现相比,延时缩减81.72%,吞吐率提升4.47倍。从SMIC 180 nm工艺下综合结果来看,SM4指令功能单元仅占用了1684门,与参考文献相比,资源开销至少降低38.9%。