一种基于HDTV信源集成解码芯片的RTOS的设计与实现

随着系统集成芯片（SOC）设计复杂度和上市时间等要求的提高，实时操作系统已成为SOC设计中的重要组成部分。HDTV信源集成解码芯片中的实时操作系统负责对进出芯片的数据进行管理，芯片上实现多个实时任务的同步和调度。本文介绍一个以较小内核实现的多任务实时操作系统Iota，它将总线的调度部分的转移到硬件实现，并针对解码芯片设计并实现了多任务混合调度算法。为提高系统的健壮性，Iota还具有一个简单的存储保护策略。     

TMS320C80 DSP在HDTV信源解码器中的应用

本文讨论了采用ＴＭＳ３２０Ｃ８０民高清晰度电视信源解码器的解复用器和视频显示缓存器的原理、性能及实现与信源解码器的调试和部分测试功能的原理与实现。该单元电路符合ＭＰＥＧ－２系统标准（ＩＳＯ／ＩＥＣ １３８１８－１）和视频标准（ＩＳＯ／ＩＥＣ １３８１８－２）。     

高清晰度电视信源解码器的设计与实现

本文介绍作为中国国家ＨＤＴＶ功能样机项目一部分的信源解码器,该解码器能以６０Ｍｂｐｓ的比特率对ＭＰＥＧ－２传输流进行实时解码。     

基于DSP的数字电视信源解码器的设计

本文提出了一种基于TMS320TMS320C6415的数字电视信源解码器硬件系统.该硬件系统解决了传送流输入、视频显示和音频播放的硬件实现,还通过硬件手段较好地解决了系统高数据吞吐率的问题.     

一种实时的HDTV解码方案

介绍了一种廉价、低耗、实时的HDTV解码方案，可实时解码比特码率达18--22Mbps的HDTV图像，并通过分析仿真验证了其可行性。     

HDTV接收机芯片中的屏幕显示单元设计

介绍了用于高清晰度电视(HDTV)接收机芯片中的视频后处理屏幕显示单元，实现了在监控系统中加入屏幕显示信息(包括节目表、节目信息、频道选择信息等)，重点介绍了实现该功能的硬件设计。     

基于ST20TP4的HDTV信源解码器的软硬件实现

介绍了以ST20TP4为主控制芯片控制Sti4600和Sti7000进行音、视频解码的HDTV信源解码器，ST20TP4还负责对前端或LVDS板输入的TS流进行解复用，重点阐明基于32bit微控制器的HDTV信源解码器的硬件设计和软件编程。     

嵌入式系统HDTV信源解码器

本论文提出一种基于TMS320C6701DSP实现HDTV信源解码器的方案。用C6701实现系统控制、解复用、AC－3音频解码，用STi7000视频解码。与现有的HDTV信源解码方案相比，本方案将核心芯片由三片（系统控制＋解复用、视频解码和音频解码）减少到两片，有利于系统集成，代表了HDTV信源解码器的发展方向之一。     

基于DSP的MP3实时解码系统的设计与实现

介绍了一种基于定点DSP的MP3解码系统的设计与实现。系统以高性能的定点DSPTMS320vc5416为核心处理器,通过对DSP的软件编程实现对MP3数据实时解码。     

高清晰度电视芯片中视频和音频同步的异步实现

高清晰度电视的传输流采用了MPEG－2系统层标准ISO／IEC 13818－1。阐述了高清晰度电视（HDTV）传送流中时间信息码在视频和音频同步中的作用，分析了信源解码器中视频和音频同步的原理。就实际芯片中系统时钟的恢复，视频和音频的跳帧等机制进行了讨论，并提出了一种非锁相异步全数字视音同步实现方案。该方案采用了直接置数法恢复系统时钟,滞后跳帧法实现视频与系统时钟的同步，数字锁相法控制音频与系统时钟同步，最后，对视频帧率和音频PCM时钟的偏差等问题作了进一步的探讨。     

HDTV接收系统中视频解码的研究与实现

本文简要分析了HDTV接收系统中视频解码的特点与实现方法,介绍了一种HDTV视频解码器的硬件结构及其工作过程。重点讨论了该视频解码器的软件系统结构,主要模块的设计与实现。该视频解码器可对符合MPEG-2 MP@HL的视频流进行解码并兼容多种视频格式的输出。     

TM2700的原理及其在信源解码器中的应用

研究了Philips公司推出的可编程多媒体芯片TM2700的原理，从其内部结构框图详细阐述了各部分的功能特点，并简要介绍了在HDTV信源解码器中的应用。     

HDTV视频解码器中系统控制功能的实现

本文着重分析ＨＤＴＶ视频解码器中系统控制单元的各关键技术，并给出了一套相应的硬件实现方案。     

HDTV视频解码器输入缓存及系统控制单元的研究

介绍了高清晰度电视（ＨＤＴＶ）视频解码了及系统控制部分的设计与实现，其中包括视频缓存器，音频视频同步控制及显示缓存控制等部分。系统采用现场可编程门阵（ＦＰＧＡ）实现。目前已经研制成功，对我国发展ＨＤＴＶ专用芯片设计具有重要的意义。     

HDTV视频解码器中码率缓冲的实现方法

对于采用ＭＰＥＧ－２编码格式的视频流,由于视频信源的非平衡特性和不同类型帧采用不同的压缩算法,导致序列中各类型图像之间的数据量存在较大差异。而经解码后显示的帧速率是恒定的,这就要求在解码端有一个缓冲器来实现输入码率与输出码率间的过渡。基于此,介绍了ＭＰＥＧ－２标准中对码率缓冲器的有关规定,阐述了高清晰度电视视频解码器对码率缓存的实际要求,提出了一种实现码率缓冲器的方法。     

数字HDTV信源解码器的硬件实现

本文提出了一种主要基于FPGA的数字HDTV信源解码器的总体设计方案和硬件实现方法.同时还介绍了整机的测试系统和测试结果.目前,该信源解码器已研制完成,并参加了于1998年9月8日至11日在北京成功进行了我国HDTV功能样机系统的公开演示.     

如何进行DSP算法解码

当讨论利用DSP结构进行算法解码时，必须将视野扩展到最终消费者。只有这样才能更好地了解消费者的决策过程及购买模式。一般说来，消费者的主要选择标准应包括一系列的基本技术特性，比如杜比音频解码和DVD视频支持。此外，一些审美因素和比较新颖的特性也会在决策考虑之列。考虑到这些因素，可编程引擎应该是半导体供应商最佳的结构性     

一种高性价比的数字电视信源解码系统芯片

数字电视比模拟电视更加清晰稳定、内容更加丰富多彩,正越来越受到人们的普遍欢迎。数字电视不仅在我国,而且在世界范围内将通过卫星、地面及有线的方式进行传播,最终会得到普及。尤其是东西方发达国家,将在未来的几年里实现电视传播、处理的全面数字化。如美国与日本分别将在2     

HDTV信源解码SoC中解复用的设计与实现

结合高清晰度电视（HDTV）SoC平台项目，重点研究了HDTV SoC平台中一个重要功能模块MPEG-2传送流（TS）解复用的设计与实现过程。实验证明本模块TS流处理速度可以达到120Mbps，完全满足HDTV解码需要。