基于RISC-V的数据安全指令

RISC-V是基于精简指令集原理建立的免费开放指令集架构, 具有完全开源、架构简单、易于移植、模块化设计等特点. 随着网络高速发展, 安全风险无处不在, 利用RISC-V的可扩展特性是一种非常有效地提升RISC-V设备安全的方式. 因此, 本文针对RISC-V自定义指令的安全能力, 结合可信计算、流密码技术, 设计了简单高效的RISC-V自定义指令, 实现基于可信基的数据安全存储功能, 并依托GNU编译工具链实现对自定义指令的编译支持, 在模拟器上测试应用程序对自定义指令的调用执行. 该指令充分结合可信计算与流密码的安全特性, 可实现较强的安全性.     

基于LLVM的RISC-V自定义扩展指令支持方法

RISC-V指令集架构具有模块化、可扩展等特性.基于RISC-V架构的处理器,可以在整数指令集的基础之上,有选择地支持官方标准指令集扩展,以及非标准的用户自定义指令集扩展.这也意味着,对于每个新增的自定义扩展指令集,用户都需要自己在编译工具链中实现相应支持.通过分析LLVM编译框架,研究RISC-V自定义扩展指令支持的通用方法,并以玄铁C910自定义指令集为例进行实现和验证.为基于LLVM基础架构的RISC-V自定义指令集扩展研究与实现提供借鉴.     

开源处理器Rocket的分支预测机制与性能评估

Rocket是基于RISC-V指令集架构的开源处理器,具有分支预测功能,其实现了GShare分支预测机制,在分析Rocket处理器分支预测处理过程、分支预测实现原理的基础上,利用模拟器进行了性能测试,并依据测试结果,对Rocket处理器分支预测参数配置给出建议.     

基于FPGA的RISC-V CPU矩阵乘法定制指令实现

RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,尤其是基于FPGA实现的RISC-V CPU可以为不同应用场景进行定制优化。本文主要研究了对在FPGA中实现的RISC-VCPU添加硬件实现的自定义指令的方法,并以信号处理中常见的矩阵乘法为例,增加专用的矩阵乘法指令对重复耗时的矩阵运算进行加速,提升其在特定应用领域的整体系统性能。     

基于FPGA快速实现定制化RISC-V处理器

随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,按照增加自定义指令、扩展ALU功能单元、连接控制信号和数据通路、FPGA原型验证、定制交叉编译环境和应用程序测试的流程,基于FPGA快速实现了定制化RISC-V处理器。以加速矩阵运算为例,基于FPGA在开源IP蜂鸟E203上设计了一条计算向量内积的自定义指令,并在FPGA上进行了原型验证。应用测试程序表明,定制化的RISC-V处理器的计算性能有显著提升,矩阵乘法运算的性能加速比达到了5.3～7.6。     

PEC-V: 基于RISC-V协处理器的内存溢出防御机制

内存溢出攻击是计算机系统中历史悠久且依旧广泛存在的攻击手段,而指针加密技术可以有效阻止此攻击.通过软件手段实现这一技术的方式将导致程序运行效率的显著降低并且产生额外的内存开销.所以本文基于RocketChip的RoCC(Rocket Custom Coprocessor)接口实现一个加解密指针的协处理器PEC-V.其通过RISC-V的自定义指令控制协处理器加解密返回地址和函数指针等值达到阻止溢出攻击的目的.PEC-V主要使用PUF(Physical Unclonable Function)来避免在内存中储存加密指针的键值,所以此机制在保证了加密键值的随机性的同时也减少了访问内存的次数.实验结果显示,PEC-V能够有效防御各类缓冲区溢出攻击,且程序平均运行效率仅下降3％,相对既往方案显著提高了性能.     

基于RISC-V的FFmpeg多媒体算法库优化策略

RISC-V处理器的广泛应用使得FFmpeg多媒体算法库在RISC-V平台上的高性能实现日益重要。提出一种基于RISC-V架构的系列优化策略,针对开源音视频多媒体FFmpeg算法库中不同特征和计算密度的算法,利用RISC-V指令集的扩展性对算法库中某些耗时的算法进行指令加速和并行优化。在深入研究RISC-V开源架构的基础上,构建一个基于RISC-V开源架构的高性能FFmpeg算法库。针对不连续访存类算法、数据依赖类算法、数据快速转换类算法,从向量单元配置、向量化访存、汇编优化、指令流水优化4个方面出发,大幅提升FFmpeg算法库在RISC-V处理器上的性能。实验结果表明,采用以上优化策略后的FFmpeg算法库在基于RISC-V架构的XT-910芯片上的性能得到明显提升,其中的不连续访存类算法、数据依赖类算法、数据快速转换类算法的加速比分别为8.20、3.67、3.62。     

RISC-V基础数学库性能优化

基础数学库作为计算机系统最基础的软件库之一，其性能是影响上层应用执行效率的主要因素之一。现有的RISC-V基础数学库虽然可以实现正确计算，但其源码中存在大量访存指令和冗余指令，导致函数性能不高；同时RISC-V数学函数的汇编代码量大，分支判断复杂，增加了直接优化的难度。针对上述问题，遵循从局部到整体的优化思路，提出了RISC-V数学函数的关键路径自动检测方法，重点解决对关键分支进行优化时其他分支寄存器依赖易被改变的问题。依据队列式寄存器分配策略，对同一路径内寄存器进行再分配，提高了寄存器利用率，最大限度地减少了访存指令数。此外，还对冗余指令进行了组合功能重构。实验结果表明，67个RISC-V数学函数由平均144个时钟周期优化为85个时钟周期，性能平均提升了29.61%。     

SOPC中自定义外设和自定义指令性能分析

NiosII是一个建立在FPGA上的嵌入式软核处理器,灵活性很强.作为体现NiosII灵活性精髓的两个最主要方面,自定义外设和自定义指令的性能开始受到越来越多开发者的关注.本文在对NiosII自定义外设和自定义指令进行深入研究后,采用实验的方法,通过实例CRC-32对比了在实现相同功能的情况下,自定义外设和自定义指令的性能差异,并从自定义外设和自定义指令的实现机理上给予说明.分析结果表明: 在SOPC系统中,如果系统的实时性要求非常高,那么采取自定义外设来实现系统中关键处理模块无疑是最佳选择.     

基于链接器的RISC-V字加载指令优化

RISC-V作为精简指令集的代表,也会反映一些精简指令集的弊端,程序体积偏大就是其中之一.在精简指令集(RISC)中,实现一些复杂操作所需要的指令条数普遍会多于复杂指令集(CISC),进而导致最后生成的二进制程序体积相较CISC程序更大.并且嵌入式设备的RAM和ROM普遍较小,因此在嵌入式场景中,程序的体积变得尤为重要.为了在现有压缩指令集的基础上尽可能的优化RISC-V程序代码体积, RISC-V指令集子扩展Zce制定了一系列指令.其中以LWGP为代表的一系列指令被用来减少加载/存储字节数据时的指令条数.本文分析了以LWGP为代表的指令对于代码体积的优化原理并且将之实现在LLD链接器上,通过分析使用LWGP等指令前后程序体积的变化评估对于二进制程序体积优化的效率并且提出后续改进建议.     

支持RISC-V向量指令的汇编器设计与实现

Vector computing can effectively improve the computing efficiency of computers and reduce unnecessary hardware overhead. With the improvement of CPU computing capability, the expansion of register number, and other hardware development trends, vector computing has becoming one of the widely used technologies to improve the CPU performance. The RISC-V architecture, which is highly focused on, also needs vector technology to improve the architecture performance. The open source RISC-V assembler only support standard instructions, and does not support vector instructions until now. In order to support RISC-V vector instructions, this paper details the design and implementation of RISC-V assembler supporting vector instructions.     

兼容ARM Thumb指令的多指令集处理器技术研究

随着处理器的快速发展,RISC-V的软件生态环境建设成为其在处理器市场中站稳脚跟的关键因素之一。二进制翻译是解决处理器二进制代码兼容性问题、为处理器生态环境建设获取时间成本的关键技术之一,但由于二进制翻译器难以以较低的功耗面积开销获得高效执行的二进制代码,使其无法广泛应用于嵌入式领域。针对二进制翻译器执行效率和功耗面积开销难以取得平衡的问题,采用硬件逻辑加速的方式处理ARMv7-M中条件执行指令、更新标志位指令以及桶形移位指令,并利用静态二进制翻译器对ARMv7-M程序进行IT Block分裂、地址重计算及指令映射后生成RISC-V二进制代码,以此支持ARMv7-M的各类指令。基于开源内核CV32E40P设计了一个支持ARMv7-M的处理器内核,结果表明,运行ARMv7-M程序的平均性能能够达到直接运行RISC-V程序性能的137%,与纯软件二进制翻译支持ARMv7-M相比,该处理器核运行ARMv7-M程序的性能提升了5.59倍。     

面向RISC-V的汇编程序语义等价性自动化测试系统

本文设计并实现了一套面向RISC-V的汇编程序语义等价性自动化测试系统.在面向RISC-V开发软件时,尤其是基于扩展指令(例如向量指令)编写高效的程序时,很难避免以手写汇编的方式编写代码.例如,为标准的C函数库编写相应的向量版函数.与编译器自动生成的代码不同,手写的汇编代码虽然可以最大限度地提高程序的效率,但因绕过了编译时对程序的约束(如类型检查、寄存器分配等)而对开发者提出了更高的要求.能否对新版本与标准版本的汇编程序进行快速地、自动化的语义等价性测试,将大大影响代码的正确性和软件开发和调试的效率.已有面向RISC-V的测试框架缺乏对语义等价性测试的支持,也未考虑程序执行带来的副作用.本研究基于模拟器的动态测试环境,设计并实现了一套面向RISC-V的汇编程序语义等价性自动化测试系统.系统通过跟踪机器状态,捕获程序执行的副作用,并结合用户定义的测试目标生成测试报告.实验表明,本系统相比已有的测试系统,能够有效地对RISC-V汇编程序的语义等价性进行测试.     

基于RISC-V处理器的卷积加速SoC系统设计

为提高卷积神经网络（CNN）的计算效率和能效,以8 bit定点数据作为输入,设计一个支持激活、批标准化以及池化等CNN网络中常见计算类型的卷积加速器,优化循环计算顺序并将其与数据复用技术相结合,以提高卷积计算的效率。基于软硬件协同设计思想,构建包含RISC-V处理器和卷积加速器的SoC系统,RISC-V处理器基于开源的指令集标准,可以根据具体的设计需求扩展指令功能。将该SoC系统部署在Xilinx ZCU102开发板上,RISC-V处理器和卷积加速器分别工作在100 MHz和300 MHz频率下,测试结果表明,该加速器的算力达到153.6 GOP/s,运行VGG16网络进行图片推理计算时加速效果较好。     

基于RISC-V的SM4算法扩展指令的设计与实现

为更好地在资源有限终端实现SM4密码算法,论文基于开源RISC-V指令集及VexRiscv处理器,设计实现SM4算法扩展指令集,包括两条SM4算法扩展指令分别对应SM4算法密钥扩展部分及密码算法部分,以低硬件资源开销换取基于软件实现SM4密码算法时更高的吞吐量.论文设计实现的SM4密码算法扩展指令,通过使用Xilinx...