基于FPGA的不可分层LDPC码译码器

针对不可分层LDPC码无法采用分层译码算法的问题,设计了一种新型的LDPC码分层译码器。与传统分层译码器的结构不同,新结构在各层间进行并行更新,各层内进行串行更新。通过保证在不同分层的同一变量节点不同时进行更新,达到分层译码算法分层递进更新的目标。选用Altera公司的CycloneⅢ系列EP3C120器件,实现码率3/4,码长8 192的(3,12)规则不可分层QC-LDPC码译码器的布局布线,在最大迭代次数为5次时,最高时钟频率可以达到45.44 MHz,吞吐量可以达到47.6 Mbps。     

多元LDPC码列分层DBC译码算法

针对多元LDPC码扩展最小和（Extended Min Sum,EMS）译码算法收敛速度慢、运算复杂度高的问题,提出一种多元LDPC码列分层动态检泡（Dynamic Bubble-Check,DBC）译码算法。首先对变量节点按不同列重进行分层处理,译码时率先更新列重较大分层的变量节点消息,不同层之间采用串行方式进行消息传递,通过并串结合的方式降低译码迭代次数。在校验节点消息更新过程中,采用动态检泡方法减少EMS算法中的运算量,降低算法复杂度。仿真结果表明,在几乎不损失性能的前提下,该算法的平均最大迭代次数仅为EMS译码算法的50%,复杂度降低为EMS算法的50%。     

空间耦合LDPC码的分层译码算法

针对长码长空间耦合低密度奇偶校验(SC-LDPC)码译码时延较长的问题,该文提出了分层滑动窗译码(LSWD)算法。该算法利用SC-LDPC子码码块的准循环特性和滑动窗内校验矩阵的层次结构,通过在滑动窗内对校验矩阵进行分层处理,优化层与层之间消息传递,从而加快窗内译码的收敛速度,减少了译码迭代次数。仿真和分析结果表明:在相同的信噪比(SNR)条件和相同的误码性能要求下,LSWD算法所需的迭代次数少于滑动窗译码(SWD)算法,特别在高信噪比下,LSWD算法的迭代次数约为SWD算法的一半,从而有效缩短全局译码时延;在相同译码迭代次数下,LSWD算法的译码性能优于SWD算法,而其计算复杂度增加不大。     

LDPC码的交替迭代分层置信传播译码

低密度奇偶校验码(LDPC)通过迭代译码算法进行译码,例如置信传播算法(belief-propagation)便是其中一种译码方式。标准BP算法是并行译码,在更新所有校验节点及比特节点过程中,使用上一次迭代的更新信息。为了提高一定迭代次数下的收敛速度,在研究不同算法的基础上,如Layered BP算法(LBP)和Shuffled BP算法(SBP),通过改变节点的更新顺序,提出了改进的shuffled迭代译码算法。相对于普通的SBP算法,文章所提改进型SBP算法是传统置信传播收敛速度的两倍,并且在保持性能的同时降低复杂度。最后给出了CMMB标准下LDPC码的仿真结果。     

光传输系统中一种新颖的SCG-LDPC码译码算法分析

依据SCG-LDPC码的结构特点提出了一种高效的分层可靠置信传播(HRBP)译码算法,该算法结合分层迭代与可靠度判决测量有效降低后续迭代过程中的变量节点数,同时加快了收敛速度。针对适用于光传输系统的SCG-LDPC(3 969,3 720)码进行仿真,仿真结果表明HRBP算法与传统的BP算法相比,在保证性能的同时大大降低了运算量,在阈值为15时,HRBP译码算法误码率性能与BP译码算法相当,但是后续迭代的变量节点数在高信噪比下相比BP译码算法减少约69%,当阈值进一步增大时,HRBP算法将逐步退化为分层置信传播(Layered-BP)译码算法。     

基于串行消息传递机制的QC-LDPC码快速译码算法研究

针对准循环LDPC(QC-LDPC)码基于洪水消息传递机制译码算法的不足,该文提出了一种快速的分组串行译码算法。该算法通过将LDPC码的校验节点(或变量节点)按一定规则划分成若干个子集,在每一轮迭代过程中,依次对各个子集中的校验节点(或变量节点)并行地进行消息更新,提高了译码速度。同时根据分组规则,提出了一种有效的分组方法,并通过分析发现基于循环置换阵的准循环LDPC码非常适合采用这种分组译码算法进行译码。通过对不同消息传递机制下准循环LDPC码译码算法性能的仿真比较,验证了在复杂度不增加的情况下,该译码算法在继承了串行译码算法性能优异和迭代收敛快等优点的同时,极大地提高了准循环LDPC码的译码速度。分析表明,分组串行译码算法译码速度至少为串行译码算法的p倍(p为准循环LDPC码校验矩阵中循环置换阵的行数或列数)。     

一种交叠的Shuffled-BP LDPC译码算法

Shuffled-BP(SBP)译码算法是一种基于变量节点的串行消息传递译码算法,其收敛速度快于原有的置信度传播译码算法,然而由于实际工程实现中的半并行化处理,其收敛速度和误码性能均有所降低。为了进一步提高SBP算法的性能,该文提出一种交叠的Shuffled-BP(Overlapped Shuffled-BP, OSBP)译码算法。该算法采用若干个相同的子译码器以不同的更新顺序同时进行更新,对于每个变量节点,在每次迭代更新后选取最可靠的信息参与下一次迭代,以此提高迭代的收敛速度。理论分析和仿真实验均表明,在不增加额外存储空间的条件下,OSBP算法相比于SBP算法有着更优的误码性能以及更快的收敛速度。此外,提出的OSBP算法对于规则和不规则LDPC码均有效。     

基于可靠性更新的低复杂度BP译码算法

基于部分符号更新策略的BP (Belief Propagation)译码算法减少了LDPC (Low-Density Parity-Check)码的译码运算量,提高了译码效率。然而在其译码过程中,由于变量节点可靠性判决准确率不高,而且可靠性被误判的错误节点无法在后继的译码中得到修正,译码性能大大降低。该文提出一种改进的节点可靠性判决准则,提高迭代过程中对变量节点可靠性判断的准确率;同时,在每次迭代结束后,重新衡量所有变量节点的可靠性,以此来消除可靠性误判对译码性能的影响。仿真结果表明,改进的算法不仅使传统BP译码的复杂度降低,而且提高了BP算法的译码性能。     

一种基于分层译码和Min-max的多进制LDPC码译码算法

该文在现有译码算法的基础上提出一种高效的非二进制低密度奇偶校验码(NB-LDPC)译码方法,充分利用了分层译码算法与 Min-max 算法的优点,不但译码复杂度低、需要的存储空间小,而且可将译码速度提高一倍。应用该算法,对一种定义在GF(25)上的(620,509)码进行了仿真。该码的仿真结果表明：在相同误码率下,该文译码算法所需最大迭代次数仅为Zhang的算法(2011)的45%。     

引入混洗策略和改进变量节点更新的最小和译码算法

低密度奇偶校验码属于一种线性的分组码,近年来得到了很大的关注。目前被广泛应用的最小和（MS）算法译码损失较多,而且该算法属于洪泛调度,译码收敛速度较慢。为此提出了引入混洗策略和改进变量节点更新的MS(shuffled-VNU-MS)译码算法,该改进算法在本次迭代中更新某列校验节点信息时,可以利用到前序列最新的变量节点信息,且变量节点信息是通过加权因子平均后的信息。仿真结果表明：当码长为256,码率为0.5,误码率为10-5时,本文改进的译码算法shuffled-VNU-MS相比MS算法,编码增益提高了约0.92 dB。当信噪比为0时,本文改进算法译码收敛速度相比MS算法提高了约52%。     

适于分层译码算法的LDPC码构造方法

The layered decoding algorithm has been widely used in the implementation of Low Density Parity Check (LDPC) decoders, due to its high convergence speed. However, the pipeline operation of the layered decoder may introduce memory access conflicts, which heavily deteriorates the decoder throughput. To essentially deal with the issue of memory access conflicts, we propose a construction algorithm of LDPC codes, to which a constraint condition is added in the Progressive Edge-Growth (PEG) algorithm. The constraint condition can guarantee that for our constructed LDPC codes, the sets of all the variable nodes connected to the consecutive layers do not share any common variable node, which can avoid the memory access conflicts. Simulation results show that the performance of our constructed LDPC codes is close to the several other LDPC codes adopted in wireless standards. Moreover, compared with the decoder for IEEE 802. 16e LDPC codes, the throughput of our LDPC decoder has large improvement, while the chip resource consumption is unchanged. Thus, our constructed LD-PC codes can be adopted in the high-speed transmission.     

基于变量节点更新的交替方向乘子法 LDPC惩罚译码算法

基于交替方向乘子法(ADMM)的改进惩罚函数LDPC译码算法能够提升译码性能,但其所需优化参数过多且性能提升有限。针对该问题,将该算法与其它带有惩罚函数的译码算法比较后发现,两者的不同之处仅在于译码算法中变量节点的更新规则不同。因此,该文通过构造一种新的变量节点的更新方法去减少优化参数数目并提升译码性能。实验仿真表明,相较于原有算法,该文所提算法有效减少了所需优化的参数数目,此外,所提算法的平均迭代次数更少且能实现约0.1 dB的性能提升。     

一种基于交错行列消息传递的LDPC码改进译码算法

为进一步改善低密度奇偶校验(LDPC)码译码算法的纠错性能,并加快其译码的收敛速度,提出一种基于交错行列消息传递的改进译码算法.该算法通过将动态调度策略译码算法中的残差值思想引入到串行调度译码算法中,使得串行调度译码算法在每次迭代进行消息更新前都会进行一次残差值排序的计算,并对其节点消息原有的固定更新顺序进行重新排序.仿真结果表明:在误码率为10-4时,该改进的译码算法相比于行消息传递算法和列消息传递算法有0.25和0.24 dB的增益;在误码率为10-5时,相比于交错行列消息传递算法有0.13 dB的增益.     

Low Complexity Decoder Architecture for Low-Density Parity-Check Codes

In this paper, we propose a low complexity decoder architecture for low-density parity-check (LDPC) codes using a variable quantization scheme as well as an efficient highly-parallel decoding scheme. In the sum-product algorithm for decoding LDPC codes, the finite precision implementations have an important tradeoff between decoding performance and hardware complexity caused by two dominant area-consuming factors: one is the memory for updated messages storage and the other is the look-up table (LUT) for implementation of the nonlinear function Ψ(x). The proposed variable quantization schemes offer a large reduction in the hardware complexities for LUT and memory. Also, an efficient highly-parallel decoder architecture for quasi-cyclic (QC) LDPC codes can be implemented with the reduced hardware complexity by using the partially block overlapped decoding scheme and the minimized power consumption by reducing the total number of memory accesses for updated messages. For (3, 6) QC LDPC codes, our proposed schemes in implementing the highly-parallel decoder architecture offer a great reduction of implementation area by 33% for memory area and approximately by 28% for the check node unit and variable node unit computation units without significant performance degradation. Also, the memory accesses are reduced by 20%.     

基于变量节点串行策略的SCMA低复杂度译码研究

稀疏码多址接入(SCMA)技术作为5G无线通信网络的一个竞争性的非正交多址方案,具有广阔的应用前景.但目前基于SCMA的上行链路均采用泛洪方案的消息传递算法(MPA)进行译码,无论是检测的复杂度还是收敛速度都不甚理想.提出一种改变信息更新策略的串行消息传递算法——S-MPA (serial MPA),按照变量节点的次序进行消息处理和传递,每一个变量节点同时进行校验消息的接收和变量消息的发送.理论和仿真结果表明,该算法不仅能保持良好的性能,而且也有较低的解码复杂度.     

Operation reduced low‐density parity‐check decoding algorithms for low power communication systems

Decoding operation reduction algorithms on min‐sum layered low‐density parity‐check (LDPC) decoders are proposed in this paper. Our algorithm freezes selected operations in high reliable nodes to reduce power while preserving error correcting performance. Both memory accesses and active node switching activities can be reduced. A novel node refresh mechanism reactivates frozen nodes to minimize coding gain degradation. We propose three decoding operation reduction algorithm variations to trade‐off complexity and operation reduction for LDPC decoders with different degrees of parallelism and memory requirement. Simulation results show that the number of LDPC decoding operations is reduced across all SNR ranges. The decoding convergence speed is not affected. Hardware architecture and FPGA implementation for IEEE 802.16e LDPC codes are presented. Copyright © 2011 John Wiley & Sons, Ltd.     

基于节点子集和k阶信息截断的多元LDPC译码算法

本文提出一种低复杂度的多元LDPC译码算法,从以下两个方面降低复杂度：（1）提出一种节点截断策略,构造处理/非处理校验节点子集,使得一部分足够可靠的校验节点不进行信息更新,从而减少运算量;（2）针对处理校验节点子集,本文进而提出一种k阶信息截断准则,对Trellis图上的边和状态进行划分.在迭代递归过程中,只有"活"的状态/边才参与运算,可进一步降低校验节点的计算量.仿真表明,本文算法的译码性能与现有的几种EMS改进算法非常接近;在译码复杂度方面,不管对高阶域还是低阶域的多元LDPC码,本文算法的复杂度都是最小的.