高速数字电路电源系统的电磁兼容研究

随着实时信号处理的速率不断加快,数字电路系统的时钟频率也随之增加。同时,半导体工艺的改进,也使得电路系统中信号边沿速率提升到ns级甚至更高的级别。快速的信号边沿变化使得电路信号产生振铃、反射、串扰、地弹等许多信号完整性问题。而且,这个问题越来越严重。随着电路中器件和芯片工作环境的恶化,电源受到的影响非常严重,电源系统的电磁兼容性设计变得更加富有挑战性。研究电源系统的电磁兼容性设计非常有必要而且非常紧迫。     

时钟边沿可控双边沿触发器设计及其应用

本文设计了时钟边沿可控双边沿触发器,在传统的双边沿触发器内部增加时钟控制电路,实现对单个时钟边沿的控制.同时,提出了基于隔态封锁技术的时序电路设计方法,可封锁时钟信号中所有冗余边沿的触发行为.HSPICE模拟与能耗分析证明,本文设计的电路不仅能够封锁所有的冗余时钟边沿的触发,而且可以简化组合电路部分的设计,从而实现更低...     

Verilog HDL语言中always敏感信号对比分析

为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路,采用比较和举例论证的方法,总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号,对于敏感信号为时钟边沿信号,仿真结果直观简单;但是对于敏感信号为电平信号,敏感信号必须是所有的输入和判断语句的信号,否则仿真结果不确定。     

高速时钟电路的信号完整性设计

电子技术的发展日新月异,高速数字电路(即高时钟频率及快速边沿)的设计成为主流,给PCB设计带来许多问题和挑战.阐述了高速时钟电路设计过程中遇到的信号完整性问题,同时也给出了这些问题的解决方法.     

一种分析高速时钟网络信号完整性的有效方法

本文基于有耗传输线模型,运用等效源理论首次分析了工作在GHz频率时时钟树电路互连系统对传输信号完整性的影响,对时钟树的'T’型结构引入三端口网络,计算结果表明这是一种有效的分析时钟树电路信号完整性的方法.     

高速电路中的信号完整性及仿真

为在高速数字系统设计中,随着数字电路工作频率的提高,信号完整性问题变得无处不在,对电路稳定性影响巨大。针对高速PCB设计要求讨论了设计中涉及的延迟、反射、串扰等信号完整性问题,分析了各种破坏信号完整性的原因,并提供了改善信号完整性的对策。通过采用Cadence/SpecctraQuest仿真工具对一ARM9核心板电路板中的高速SDRAM时钟信号线的布局布线后的仿真,给处了由于没有阻抗不匹配造成设计失败的实例,重点分析了高速电路板中存在的阻抗匹配问题,并给出了利用Cadence/SpecctraQuest解决信号完整性问题办法。     

利用可编程的扭斜控制解决时钟网络问题的方法

时钟网络管理问题提高同步设计整体性能的关键是提高时钟网络的频率。然而,诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统时钟网络的设计采用简单的元件,诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB     

高速数据采集播放系统硬件平台的设计与实现

针对电源网络分配系统存在的纹波过大问题,从电源完整性的角度提出一种基于目标阻抗的电源网络设计方法,为了获得高质量的采样时钟,设计了一种低抖动,零延时的高速时钟合成方案;通过使用信号完整性仿真工具对ADC/DAC模拟信号输入前端无源电路进行建模仿真,解决了电路阻抗不连续的问题,有效地降低了输入信号的反射,提高了模拟信号传输的质量;根据某雷达项目的需求设计了双通道高速数据采集播放系统,详细论述了系统的硬件总体方案设计以及关键模块的实现,并将上述研究成果成功应用于系统硬件平台的设计。     

星型拓扑RS422信号传输特性研究

为了保证传输信号的完整性并降低数据传输的误码率,标准推荐的RS422信号级联拓扑形式为链式结构,并明确不推荐星型结构和环型结构拓扑。从传输线理论和RS422信号传输特性入手分析,通过合理的电路参数匹配设计,比较论述不同参数对信号质量的影响。通过实际电路测试试验验证,给出了一种满足工程应用的RS422星型拓扑结构及电路匹配参数选取方法,并给出了推荐使用条件和限制条件,对工程实践中需要使用星型拓扑连接方式的应用具有一定的指导作用和借鉴意义。     

基于FPGA的时钟信号实现方法

时钟信号是时序电路的基础和整个电路得以正常运行的保证,由于仪器的小型化和低成本化对印刷电路板(Printed Circuit Board,PCB)具有严格的物理尺寸、层数等要求,使得通过震荡器和时钟分配IC获得多种频率时钟信号的PCB电路设计方法越来越难以持续。为此,设计三种基于FPGA的时钟信号实现方法,可以在FPGA引脚充足的情况下取代震荡器和时钟分配IC,为PCB电路提供多种频率的时钟信号。     

电源完整性分析及其应用

引言电源完整性这一概念是以信号完整性为基础的,两者的出现都源自电路开关速度的提高。当高速信号的翻转时间和系统的时钟周期可以相比时,具有分布参数的信号传输线、电源和地就和低速系统中的情况完全不同了。与信号完整性是指信号在传输线上的质量相对应,电源完整性是指高速     

一种片上系统(SOC)时钟同步设计方法

SoC设计很大程度上依赖于IP核的可重用性。由于各IP核中时钟延时的不同，要将IP核集成到一个同步SoC中时钟分布变得很难。本文介绍了一种SoC时钟同步设计方法，这种方法将可调节延时的时钟电路插入在时钟分布网络中．以取得时钟边沿的匹配和同步。使用可调节电路进行时序调整，减少了设计迭代时间，节约了设计成本。     

IBIS建模和PCB信号完整性分析

随着数字系统中时钟频率的提高,PCB上的信号完整性也日益成为设计过程中不可忽略的问题.文中通过阐述IBIS模型的建立和PCB板上信号完整性的分析,介绍了一种必要的基于IBIS模型建立的信号完整性仿真及分析方法,例举了时钟网络设计的反射仿真结果对比.     

利用Allegro PCB PI进行电源完整性设计

在高速数字设计中,时钟频率的越来越高,同时芯片的规模也越来越大,以致电路的功耗越来越大,而供电电压却越来越低,由此导致信号完整性问题和电源完整性问题,正是高速电路设计中要解决的最重要问题。简要分析了高速电路设计中的电源完整性问题,介绍了利用EDA工具cadence中的Allegro PCB PI进行电源完整性分析和设计流程,并应用于工程实践,性能取得了明显改善。结合设计实例对此进行了说明和分析。     

向复杂时钟设计者致敬

我们可以快速回顾一下基本的时钟理论。时钟信号决定着电路的数字设计性能。当时钟信号在高态和低态之间变换时,应用中的逻辑将切换为上升沿、下降沿或两者皆有。由于溢出给定时钟域的事例极多,有必要插入缓冲树来恰当驱动逻辑。时钟树有延迟、歪曲率(skew)、最大功率及信号完整性要求,布线工程师都须予以应对。     

数字电路中的信号完整性研究

随着数字电路的时钟频率不断提高,信号完整性问题在PCB设计中占据着越来越重要的地位.文章分析了影响信号完整性的因素--时序、噪声、EMI,并对其进行了仿真,同时提出了解决上述几种信号完整性问题的经验方法.     

信号完整性问题及其解决方法

信号完整性(Signal Integrity)是指信号未受到损伤的一种状态,它表示信号质量和信号传输后仍保持正确的功能特性。良好的信号完整性是指在需要时信号仍能以正确的时序和电压电平值作出响应。随着高速器件的使用和高速数字系统设计越来越多,系统数据速率、时钟速率和电路密集度都在不断增加。在这种设计中,系统快斜率瞬变和工作频率很高,电缆、互连、印制板(PCB)和硅片将表现出与低速设计截然不同的行为,即出现信号完整性问题。信号完整性问题能导致或者直接带来信号失真,定时错误,不正确数据、地址和控制线以及系统误工作甚至系统…     

工程设计中的典型信号完整性问题及其设计策略

随着处理器能力的增强,对时钟和数据传输的速率要求也随之增强,否则处理器能力就很难得到发挥。但是如果此时在设计中不充分考虑信号完整性问题,就很可能带来性能甚至功能实现的问题,比如,调试中系统只能最高工作到某个频率,而这个频率却是低于系统最优工作频率的,即系统只能降额工作,通常该类系统在设计中很可能遇到了信号完整性问题。针对移动终端设计中(尤其是智能移动终端)的实际案例进行分析,包括进行了必要的仿真,有效解决了项目研发过程中所遇到的由反射和串扰引起的信号完整性问题,在此基础上,给出了工程设计中关于信号完整性设计的若干建议,作为后续相关高速信号完整性工程设计实践的参考。     

基于高速时钟电路终端的信号完整性分析

本文分析了高速时钟电路的终端在确保信号完整性方面的重要作用,介绍了几种常用的终端方法,并用软件对采用上述终端方法的具体电路进行了仿真,最后从工程实现的角度选用了一种适宜的终端方法,得到了实测结果。     

基于GPS接收机高速电路的信号完整性分析

本文介绍了高速电路信号完整性问题产生的机理，深入研究高速数字电路设计中的信号完整性问题；分析电路中破坏信号完整性的原因；结合一个实际的GPS接收机高速电路、阐述实现信号完整性的具体方案。