基于DDS+PLL的频率合成器设计

简述了用直接数字合成器（DDS）STEL-1173和锁相环（PLL）Q3236所设计的频率合成源的实现方案,重点对硬件设计中的注意事项进行了详细说明,并且对系统的相位噪声和杂散性能做了简要分析,最后给出了系统测试结果。     

DDS＼PLL频率合成器在卫星数据通信中的应用

本文介绍了一种ＤＤＳ／ＰＬＬ混合型频率合成器,从相位噪声和杂散的角度出发,对它的性能进行了较详细的分析。最后提出了一种适用于卫星数据通信系统的具体方案。此频率合成器将国外产品化的直接数字频率合成器技术和传统的锁相环技术有机地结合起来,结构简单,频率分辨率高。     

短波电台智能控制系统的设计

短波电台,通常包括主板、显示控制板、频率合成板和低通功放板,如图1所示。主板包括发射调制与放大、接收放大与解调、AGC、电键发报控制、收发控制逻辑。显示控制板是整个电台的核心部分,完成电台工作状态的设置、动态 LCD 的驱动、锁相环的编程和拨盘信号的接收等所有电台的控制工作。     

DDS/PLL在频率合成中的应用

介绍了直接数字频率合成(DDS)技术和模拟锁相(PLL)技术相结合的应用,它是频率合成中一种新的应用,具有体积小、频率稳定可靠、相位噪声低、转换时间快等优良性能。对丰富的杂散进行抑制后,DDS信号在实际应用中可达到理想的效果。     

基于DDS驱动PLL结构的宽带频率合成器设计

结合数字式频率合成器(DDS)和集成锁相环(PLL)各自的优点,研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器,并对该频率合成器进行了分析和仿真,从仿真和测试结果看,该频率合成器达到了设计目标.该频率合成器的输出频率范围为594～999 MHz,频率步进为5 Hz,相位噪声为-91 dBc/Hz@10 kHz,杂散优于-73 dBc,频率转换速度为520 μs.     

基于DDS+PLL频率合成器的设计

对比直接数字频率合成技术(DDS)和锁相环频率合成技术(PLL)的优缺点,提出一种DDS与PLL相结合的频率合成器方案。本文给出了以AD9852和ADF4106实现频率合成器的实例,并对该频率合成器的硬件电路进行了简要说明。     

基于DDS+PLL频率合成源的设计

简述了用DDS—AD9854和PLL—PE3236所设计的频率合成源的实现方案，重点对硬件设计中的注意事项进行了详细说明，并且对系统的相位噪声和杂散性能做了简要分析。最后给出了系统测试结果。     

DDS＋PLL技术在C波段频率合成器中的应用

提出了一种具体的C波段小步进频率合成器的设计方案。该方案是基于锁相环频率合成(PLL)和直接数字频率合成(DDS)相结合的结构,利用DDS激励PLL产生所需信号。设计的信号频率范围为5.02~5.38 GHz,频率步进为1 kHz。重点阐述了系统的硬件实现,包括系统设计方案、主要电路模块设计以及系统测试结果等,并针对实际调试过程中常见的问题给出一些改进的方法。最后的测试结果表明了该频率合成器具有频谱纯、相噪低、杂散抑制能力强等特点,可以满足实际系统需要。     

一种基于DDS和PLL技术本振源的设计与实现

现代频率合成技术正朝着高性能、小型化的方向发展,应用最为广泛的是直接数字式频率合成器(DDS)和锁相式频率合成器(PLL).介绍直接数字频率合成器和锁相环频率合成器的基本原理,简述用直接数字频率合成器(AD9954)和锁相环频率合成器(ADF4112)所设计的本振源的实现方案,重点阐述了系统的硬件实现,包括系统原理、主要电路单元设计等,并且对系统的相位噪声和杂散性能做了简要分析,最后给出了系统测试结果.     

基于DDS＋PLL技术的频率合成器的设计

介绍了一种频率合成技术的设计与实现,基于DDS与PLL的技术产生高频信号频率。该频率合成器由高性能DDS芯片AD9852与锁相环芯片ADF4360-7构成。该方案控制简单、编程灵活、可靠性高,且产生的信号具有输出频率高、分辨率高、频谱纯等优点。     

DDS＋PLL高性能频率合成器的设计与实现

结合DDs＋PLL技术,采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM1800MHz系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法,并运用ADS和ADISimPLL软件对设计方案进行仿真和优化,特别是滤波器的选择与设计。测试结果表明,该频率合成器具有高稳定度、高分辨率、低相位噪声的特点,达到了设计指标要求。     

DDS频率合成器杂散的PLL抑制

DDS频率合成器由于其固有的数字特征,使得输出信号中存在大量的杂散,杂散的抑制一般通过输出端的低通或带通滤波器来进行,但效果较差。PLL具有良好的窄带和跟踪特性,文中提出了基于PLL的窄带滤波器杂散抑制方法。利用ALTERA公司Dspbuilder工具箱实现的DDS进行仿真,通过输出信噪比的比较,验证了该法的正确性。     

基于DDS内插PLL的设计分析

对目前常用的几种频率合成方式进行了简单介绍,阐述了直接频率合成、间接锁相环合成(PLL)以及DDS与PLL相结合的多种频率合成方式的优缺点,并着重讨论了DDS内插PLL的频率合成方法。详细阐述和分析了DDS内插PLL频率合成方式的实现方案及关键技术。针对DDS固有杂散讨论了DDS滤波器的设计并得出指导性结论。给出应用于实际电路的测试结果,证实了文中分析的正确性和实用性。     

基于AD9956的锁相参考源设计

宽带、细步进频综的设计是一项具有挑战性的课题。利用高性能直接数字合成器（DDS）驱动锁相环路，可以在很大程度上降低环路设计的难度，并实现普通模拟方法难以实现的宽带细步进性能。文中重点介绍了AD9956的参考源实现，通过测试结果分析了DDS杂散和相噪特性，提出了优化和改进的方法。     

用DDS+PLL实现多普勒频移补偿

在低轨道卫星(LEO)通信链路中,由于星地之间相对运动速度较快而存在较大的多普勒频移,为了保证通信质量,必须对多普勒频移进行补偿。基于DDS+PLL技术实现对多普勒频移补偿的方法是一种开环控制方式,这种方法结合了DDS的频率分辨率高和频率捷变速率快等优点,以及PLL具有的窄带滤波跟踪特性。分析了DDS频率阶跃对于PLL输出响应的瞬态影响,并且给出了相应的改善方法。该技术已经在工程中得到应用和验证。     

基于DDS＋PLL的高速宽带频率合成器的研究

介绍了频率合成技术的发展背景,针对跳频通信等系统中对频率合成器的新要求,在充分考虑输出频率带宽、建立时间、频谱杂散等指标的基础上给出一种较合理的DDS PLL频率合成器设计方案,在Matlab Simulink环境下对其进行了仿真,并对结果进行了系统分析,为进一步研究和设计高性能的频率合成器提供了一定的理论和实验基础.     

DDS作为分频器在锁相环中的应用研究

通过对直接数字合成器在锁相环路中作为分频器应用的研究,使频率合成器可以在实现超细频率分辨率的同时达到高的频谱纯度。     

基于DDS和PLL技术的WCDMA信号源的设计及实现

信号源对研发、实验及开发硬件电路系统起着非常重要的作用。结合研发及工程的实际情况,设计了一种采用DDS(直接数字合成)和PLL(锁相环合成)技术相结合、兼容拨码开关、RS485两种控制方式设置频率和功率可控的WCDMA信号源。经实际使用的试验结果表明:WCDMA信号源在工程实现中具有良好的工作性能和实际应用价值。其输出频率范围为1 920～1 980 MHz和2 110～2 170 MHz。