一种多接口电平输出频率综合器设计

针对目前不同芯片和设备之间接口电平标准不一样的问题,设计了一种多接口电平输出频率综合器,通过锁相环芯片产生1.6ＧＨｚ~ 3.2ＧＨｚ频段的信号,利用并行转串行芯片将锁相环产生的信号降频到FPGA能处理的频段,FPGA进行相应分频输出目标频率。最后通过电平转换电路调节信号的共差模电压实现目标电平输出,选择LVPECL、LVDS和+7ｄＢｍ3种典型电平进行测试,测试结果表明,系统输出频率稳定,误差达到0.025％,转换电平的电压值误差最大为3.268ｍＶ,满足系统设计要求。     

一种高精度可调电平接口电路设计

为了满足各种仪器或电路所需的接口电平,设计了一种可生成频率范围在25 MHz～3.2 GHz、电平差模范围为0～1.9 V、共模范围为-4 V～4 V可调电平的接口电路。外部驱动源驱动差模电路产生一个频率为25 MHz～3.2 GHz的差模信号,由数模转换器产生的共模信号通过电阻与差模信号耦合输出电平信号,通过两个信号参考端隔离的办法实现电平的共模电压和差模电压解耦调节,差模和共模信号电平值通过电平控制模块来设定。选择接口输出为标准LVDS、RS485和PECL电平进行实验测试,测试结果表明,该电平接口电路输出的电平信号稳定,精确度高,电平误差小于5 mV。     

电子倍增CCD驱动电路设计

提供了一种针对电子倍增CCD(EMCCD)驱动电路的设计方案。通过FPGA编程产生符合EMCCD时序要求的信号波形,采用EL7457高速MOSFET驱动芯片对FPGA输出信号进行电平转换以满足EMCCD驱动电压要求,并由分立的推挽放大电路驱动高电压信号,输出电压20~50 V可调,像素读出频率达5 MHz。实验结果表明,该驱动电路能够使EMCCD正常工作输出有效信号。     

2004年湖北省电子设计竞赛一等奖简易综合测试仪(C题)

本作品为包含电平(电压)表和电平振荡器的简易综合测量仪。电平(电压)表采用真有效值/直流转换芯片AD637把被测交流信号电压转换为与其有效值相等的直流电压,再经过A/D转换器采样后得到被测信号的电压有效值。电平振荡器采用直接数字频率合成芯片AD9851进行频率合成,输出频率、增益可控的正弦波,并具有幅频特性测试和幅频特性数据存储回放功能。     

基于FPGA的高自由度离散电平测试工具研究

随着工业技术的不断发展,其涉及到的嵌入式软件系统日趋庞大,接口关系更加复杂,软件系统由于接口问题造成的损失也越来越大.针对当前嵌入式软件接口的特点,为解决不可通过工具直接进行接口测试的问题,文章基于FPGA芯片设计了一款高自由度离散电平测试工具.该工具可产生、采集任意频率和长度的离散电平信号;支持6种方式的编解码;兼容...     

用于反熔丝型FPGA的多电平IO端口电路设计

设计了一种用于反熔丝型FPGA的多标准IO端口电路。通过端口电路,可将定义好的外部信号输入到FPGA内部用来实现用户需要的逻辑功能,并且将所需的内部信号输出到外部引脚。端口电路也实现芯片内部工作电平和外部工作电平之间的相互转换,驱动外部芯片,以及实现对电路功能的测试。用户在使用FPGA的过程中,可以根据实际需求来配置以实现不同的电平标准。每一个IO端口可以配置成输入、输出、三态输出或者双向输入输出。     

基于磁感线圈的车流量检测的研究

为了解决车辆计数问题,将环形线圈作为传感器,铺设在公路行车道上。当车辆通过线圈上面时,由于电感L发生变化,引起振荡电路的频率发生变化;通过锁相环芯片检测频率的变化,使模拟信号转化成数字信号,将锁相环产生的输出信号传入单片机;当单片机检测到锁相环的输出电平由高变到低时,便计数一次,从而完成对车流量的检测。在检测模型的测试中,该系统表现出较快的检测速率和较低的误检率,具有一定的抗干扰能力。     

锁相环在光伏发电系统中的应用

锁相环是光伏发电系统并网的重要环节。锁相环的主要作用是输入与输出信号的频率相等时,输入、输出电压保持固定的相位差值,即输出与输入电压的相位被锁定。文中从锁相环的概念入手,介绍了锁相环3部分的工作过程。在结合锁相芯片CD4046实现对采集电压信号频率及相位数据的锁定,并通过锁相和失锁的信号输入逆变器。当光伏发电系统中逆变器输出的电压相位、频率和幅值严重偏离正常并网值时,可报警输出开关量值,发出报警并通过隔离开关使电网分离。     

三相电信号采集电路设计

本文设计了一种三相电信号采集电路,可以实现三相电压/电流的六路同步采样。A/D转换芯片采用的是ADI公司产的A/D7656芯片。以锁相环HEF4046和CD4060构成采样的倍频信号作为A/D转换的控制信号,可以实现每周波动态等间距信号采集。本电路的输出接口电压可以根据需要调整为3.3V或者5V,直接与DSP或MCU相连。     

一种高速并串转换控制电路设计

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据.设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环(PLL)实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号(LVDS)接口电路输出.该芯片通过0.18 μmCMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW.     

步进电机脉冲控制信号到频率控制字的转换

为了实现四相步进电机脉冲控制信号控制锁相环电路并且锁相环电路输出信号的频率能够实时反映步进电机的当前角位移量,分析了四相步进电机双四拍控制方式的信号特征,设计了基于FPGA的步进电机控制信号到频率控制字的转换电路,通过实验验证了转换过程的正确性和实时性。改进基于VHDL语言的逻辑功能设计,可用于实现对不同类型步进电机的角位移量化。     

基于FPGA的高精度频率电压转换系统设计实现

设计了一种线性F/V转换系统。传感器输出的脉冲频率信号经信号调理电路调理后输入FPGA,FPGA测量脉冲信号的频率,根据系统精度要求,需设计Q格式定点运算,测得的频率经FPGA定点运算后得到与频率大小成线性关系的D/A转换的数字量,控制串行DAC7551输出相应的电压值。实验结果表明,系统的转换精度优于0.1%,改变系统的设计参数可实现更高精度的频率信号到电压信号的转换。     

C波段锁相变频器模块

设计了一种采用锁相环技术的C波段变频器模块,其原理是输入的信号与压控振荡器(VCO)信号相混频,产生两个信号频率差的信号,这个信号与差频信号IF进行鉴频鉴相,产生的误差信号经环路滤波送入压控振荡器(VCO)的调谐端完成锁相,这时压控振荡器输出的信号就是需要的信号。采用这种技术,模块输出的有用信号与输入信号泄漏到输出端口的功率比在83dB以上,可以达到较好的效果,同时可有效避免使用体积较大的腔体带通滤波器。     

一种基于锁相环梳状谱发生器的设计

针对传统模拟梳状谱发生器难以实现高平坦度、窄间距、灵活操控的缺陷,文中提出了一种基于锁相环机理实现梳状信号的新方式。该方法利用锁相环反馈回路的N分频器对压控振荡器输出的高频信号进行分频以得到脉冲宽度窄的脉冲信号,然后再令其通过滤波器得到满足目标带宽的高平坦度梳状谱信号。通过对分频器进行灵活编程控制可以得到不同间距的谱线,且不需要修改硬件电路设计。实验结果表明,这种基于锁相环机理及的梳状谱发生器所产生的谱线具备信号带宽大、幅度一致性高、间距可调、小型化、低功耗等优点。     

用于高能物理实验电子读出芯片的低噪声锁相环芯片设计

基于TSMC 180 nm工艺设计并流片测试了一款用于高能物理实验的电子读出系统的低噪声、低功耗锁相环芯片。该芯片主要由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器等子模块组成,在锁相环电荷泵模块中,使用共源共栅电流镜结构精准镜像电流以减小电流失配和用运放钳位电压进一步减小相位噪声。测试结果表明,该锁相环芯片在1.8 V电源电压、输入50 MHz参考时钟条件下,可稳定输出200 MHz的差分时钟信号,时钟均方根抖动为2.26 ps(0.45 mUI),相位噪声在1 MHz频偏处为-105.83 dBc/Hz。芯片整体功耗实测为23.4 mW,锁相环核心功耗为2.02 mW。     

基于ADF4110的频率发射系统

结合美国ADI公司推出低功耗宽带集成锁相环芯片ADF4110的性能特点以及锁相环频率合成器的原理,给出了用ADF4110锁相环芯片设计频率自动跟踪系统的硬件电路,并给出了频域和时域的测试结果,表明电路可以进行精确实时功率控制和本振频率控制,可以满足不同频点发射机的要求。     

主动锁模光纤激光器的锁相稳定方法

对主动锁模光纤激光器的锁相环路进行了改进,提出一种通过使用"变带宽锁相环"来改善主动锁模光纤激光器稳定性的方法.该方法主要依据信号误差电压实时控制环路的带宽,使环路带宽随锁定信号的频率差动态改变,以达到快速锁定信号的目的,从而提高锁模光纤激光器输出光脉冲的频率稳定性.利用Matlab软件的Simulink功能模块对其实效性进行了仿真验证.结果表明,采用该方法,锁相环的捕捉性能和跟踪性能提高了,主动锁模光纤激光器的工作稳定性得到进一步改善.     

All-digital reverse modulation architecture based carrier recoveryimplementation for GMSK and compatible FQPSK

A carrier recovery circuit implementation with an all-digital reverse modulation approach for coherent detection in the GSM/GMSK system as well as the GMSK compatible improved efficiency cross-correlated FQPSK system is presented. The proposed carrier recovery implementation utilizes all-digital reverse modulation circuit in a feedback loop to remove the modulated signal from the received intermediate frequency (IF) signal and to estimate the phase error of this carrier signal using a phase-locked loop (PLL). The digital reverse modulation approach avoids the multipliers required in an analog reverse modulation design, so that it can be implemented in a single chip FPGA. Hardware implementation of the coherent detection demonstrates that cross-correlated FQPSK is completely compatible with GMSK in the system performance and the receiver structure for GSM. Experimental performance evaluations show that the proposed carrier recovery circuit provides a Bit Error Rate (BER) performance within 0.3 dB in a non-linearly amplified channel corrupted by additive white Gaussian noise (AWCN) as compared with the simulated performance of the GSM/GMSK system