极高速多元逻辑电路(DYL)线性“与或”门的研究

本文对多元逻辑电路的主要基本单元线性“与或”门进行了进一步的分析和研究。提出了一种JFET偏置结构,推导了平均传播延迟的分析表达式,建立了晶体管增益与电路参数的关系方程,分析了电路在级联时低电平升高的物理原因。本研究工作采用泡发射极工艺。典型的平均级延迟为0.3ns,功耗延迟积为2.1pJ。实验结果表明,多元逻辑电路是一种有前途的极高速双极型电路。     

多元逻辑电路12位高速进位发生器

本文介绍了一种新型结构多元逻辑高速大规模集成电路—DYL12位高速进位发生器(DYL 12-HSCG)。它由DYL的基本单元“线性与或门”构成,具有工艺简单、速度快、工艺容差大、合格率高的特点。文中简要地通过与其它系列电路的先行进位发生器的比较,进而衬托出了DYL的优越性。经过随机逻辑功能测试仪对样品的全功能测试,和把它装入DYL-1300处理机的运算器中运转,证实了这种DYL 12位高速进位发生器工作可靠,性能稳定,速度快。     

一种高速低功耗MOS电流模逻辑加法器的设计

对具有不同输入端的MOS电流模逻辑(MCML)门电路进行了设计分析,应用MCML单元逻辑电路,设计了一个4位超前进位加法器.基于SMIC 0.13 μm CMOS工艺平台,对设计的加法器进行仿真.结果表明,该加法器的延迟比传统CMOS电路小,可广泛用于高速低功耗逻辑运算单元.     

基于忆阻器的组合逻辑电路设计

基于忆阻器的数字逻辑电路为探索先进的计算体系结构开辟了新的途径。在多种基于忆阻器的逻辑设计方法中,忆阻器比例逻辑(MRL)可以与传统CMOS工艺兼容制备出基本的门电路元件。简化了CMOS结构,仅单独使用NMOS管与忆阻器级联可以实现各种逻辑门单元。随后根据所提出的方案设计了编码器、解码器、全加器、乘法器等,并使用LTspice软件进行信号仿真,模拟结果与真值表完全一致。与传统的逻辑电路进行比较,该设计方案大量节省了元件数量,并且部分电路设计不需要为晶体管提供额外的独立电源,因此应用在更复杂的电路中可以大大节省芯片集成面积,为传统集成电路技术提供了一种有前途的替代方案。     

能量回收阈值逻辑电路

通过把阈值逻辑应用在能量回收电路中,提出了一种新的电路形式——能量回收阈值逻辑电路(energyre-coverythresholdlogic,ERTL).阈值逻辑的应用,使ERTL电路的门复杂度大大降低,同时进一步降低了功耗.分别以ERTL电路和静态CMOS电路设计了4位超前进位加法器,两个加法器采用相同的结构.ERTL加法器逻辑电路的晶体管数目只占静态CMOS加法器的63%,与现有的能量回收电路相比,硬件开销减少.设计使用的是TSMC0.35μm工艺,分别在3V和5V工作电压下对电路进行Spice仿真.仿真结果显示,在实际的工作负载和工作频率范围内,ERTL电路的能耗只有静态CMOS电路的14%～58%     

基于相关性分离的逻辑电路敏感门定位算法

随着CMOS器件特征尺寸进入纳米量级,因高能粒子辐射等造成的电路失效问题日益严重,给电路可靠性带来严峻挑战。现阶段,准确评估集成电路可靠性,并以此为依据对电路进行容错加固,以提高电路系统可靠性变得刻不容缓。然而,由于逻辑电路中存在大量扇出重汇聚结构,由此引发的信号相关性导致可靠性评估与敏感单元定位面临困难。该文提出一种基于相关性分离的逻辑电路敏感门定位算法。先将电路划分为多个独立电路结构(ICS);以ICS为基本单元分析故障传播及信号相关性影响;再利用相关性分离后的电路模块和反向搜索算法精准定位逻辑电路敏感门单元;最后综合考虑面向输入向量空间的敏感门定位及针对性容错加固。实验结果表明,所提算法能准确、高效地定位逻辑电路敏感单元,适用于大规模及超大规模电路的可靠性评估与高效容错设计。     

能量回收阈值逻辑电路

通过把阈值逻辑应用在能量回收电路中,提出了一种新的电路形式--能量回收阈值逻辑电路(energy recovery threshold logic,ERTL).阈值逻辑的应用,使ERTL电路的门复杂度大大降低,同时进一步降低了功耗.分别以ERTL电路和静态CMOS电路设计了4位超前进位加法器,两个加法器采用相同的结构.ERTL加法器逻辑电路的晶体管数目只占静态CMOS加法器的63%,与现有的能量回收电路相比,硬件开销减少.设计使用的是TSMC 0.35μm工艺,分别在3V和5V工作电压下对电路进行Spice仿真.仿真结果显示,在实际的工作负载和工作频率范围内,ERTL电路的能耗只有静态CMOS电路的14%～58%.     

多端I/O系统用BiCMOS连线逻辑电路

为了满足数字通信和信息处理系统多端输入/输出(I/O)、高速、低耗的性能要求,笔者设计了几例BiCMOS连线逻辑电路,并提出了采用0.5 mm BiCMOS工艺,制备所设计的连线逻辑电路的技术要点和元器件参数。所做实验表明了设计的连线逻辑电路既具有双极型逻辑门电路快速、大电流驱动能力的特点,又具备CMOS逻辑门低压、低功耗的长处,而且其扇入数可达3~16,扇出数可达1~18,因而它们特别适用于多端I/O高速数字通信和信息处理系统中。     

对数跳跃加法器的算法及结构设计

本文介绍一种新型加法器结构——对数跳跃加法器,该结构结合进位跳跃加法器和树形超前进位加法器算法,将跳跃进位分组内的进位链改成二叉树形超前进位结构,组内的路径延迟同操作数长度呈对数关系,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势.在结构设计中应用Ling's算法设计进位结合结构,在不增加关键路径延迟的前提下,将初始进位嵌入到进位链.32位对数跳跃加法器的最大扇出为5,关键路径为8级逻辑门延迟,结构规整,易于集成.spectre电路仿真结果表明,在0.25μmCMOS工艺下,32位加法器的关键路径延迟为760ps,100MHz工作频率下功耗为5.2mW.     

一种无隔离区的DYL MOS混合集成新电路

本文实现了一种无隔离区的DYL MOS混合集成的新电路。考虑到多元逻辑电路的主要基本单元线性“与或’门和MOS集成电路的自隔离特点,只要对它的工艺过程稍加调整,即可在同一芯片上制成了互相隔离的适合线性“与或”门需要的大,小β晶体管和P沟道MOS晶体管。用这种集成技术,在N型硅片上试作了由双极晶体管和P沟道MOS晶体管组成的反相单元。这种电路工艺简单,可与DYL线性“与或”门在工艺上兼容,具有输入阻抗高、输出阻抗小,并可和DYL电路与TTL电路相容等优点。     

双极逻辑电路的发展动向

1972年度国际固体电路会议上,资本主义各国的一些主要半导体厂家在会上介绍了双极逻辑电路的进展情况,介绍了一种研制亚毫微秒的双极电路,有些文章还介绍了速度-功耗乘积小于1微微焦耳的双极逻辑电路,这表明高速的电路并不影响功率。此外,还报导了一些简化电路的单个晶体管存储器单元的方法,它们在双极集成电路的发展上具有一定的代表性。     

一种新型的晶体管级改进Booth编码单元电路

文章提出了一种新的高速低功耗晶体管级改革Booth编码单元电路。该电路组合了CMOS逻辑电路和传递管逻辑电路，采用高速低耗XOR和XNOR电路，仅用了30个晶体管就实现了改进Booth编码。在0.35μm的工艺条件下，HSPICE的仿真结果表明，电源电压3.3V和频率100MHz条件下，该改进Booth编码电路的延迟为0.34ns，平均功耗为0.13mW。     

一种新的加法器进位旁路电路

,从逻辑关系上优化了进位旁路加法器中的进位旁路电路,并采用差分串联电压开关传输门(DCVSPG)逻辑电路实现.该方法解决了传统静态曼彻斯特链进位旁路电路的逻辑冲突问题,又避免了动态曼彻斯特链进位旁路电路在预充阶段的延迟和功耗开销.DCVSPG逻辑进位旁路比静态曼彻斯特链进位旁路和动态曼彻斯特链进位旁路分别节省了25%和...     

UTC-PD和RTD单片集成的器件模拟研究

单行载流子光电二极管与共振隧穿二极管单片集成器件是一种新型高速光电探测器,也是高速光电单稳双稳转换逻辑电路的一个基本单元。用Atlas软件对该集成电路单元进行了直流和交流特性的模拟研究,模拟得到的3dB带宽最高可达9THz。模拟发现,光照强度、吸收层厚度、掺杂浓度、收集层浓度是影响器件3dB带宽的主要因素。研究了器件材料参数、结构参数与器件3dB带宽之间的关系,并得到在现行工艺下优化后的单行载流子光电二极管和共振隧穿二极管单片集成器件的工艺参数,模拟出3dB带宽为1.03THz。同时,对器件模拟和半导体工艺间的误差进行了分析和估计。这一工作为单行载流子光电二极管和共振隧穿二极管单片集成器件的设计和研制提供了工艺参数基础。     

任意值数的时序逻辑电路设计

本文提出了一种值数可任意扩展的多值逻辑存贮单元——DYL多值D触发器。文中将二值时序电路设计方法推广到多值逻辑系统中,运用DYL电路的线性与或门和阈门以及多值D触发器,实现了任意值数的时序逻辑电路设计。     

“数字逻辑电路实验”课程改革

本文以"数字逻辑电路实验"课程改革为背景,论述了电子信息科学与技术专业数字逻辑电路实验进行教学内容和教学模式改革的思路,强调了从验证性实验改为分析设计性实验,并介绍了实施改革的效果.由此可以看出提高学生的创新精神和实践能力必须贯彻到每一门课程中.     

基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。     

运用MSI设计时序逻辑电路(二)——设计异步脉冲序列检测器

本文是《运用MSI设计时序逻辑电路(一)——设计同步脉冲序列检测器》一文的妹篇.除对二者之间共性的问题进行简要的阐述之外,重点放在解决异步时序逻辑电路的特殊问题.即时钟脉冲CP的安排问题上.至于这两篇文章的共同思想,都是运用中规模集成电路(MSI)为基本单元,探寻运用MSI设计时序逻辑电路的方法.运用MSI设计异步脉冲序列检测器.关键问题有两上:一是电路的基本结构;二是时钟脉冲CP的安排.对于前者,根据对脉冲异步序列检测器输入、输出逻辑关系的分析.我们发现其基本规律与脉冲同步序列相似,因此,本文仍采用与前文相同的基本结构,即选用具有“串入一并出”功能的芯片(如移位寄存器)和具有“识别并行代码”功能的芯片(如数字比较器.串行进位加法器、多路选择器、译码器等)来组成基本电路.所以,剩下的问题就是如何安排时钟脉冲CP.下面通过两个具体例子来阐明设计方法.     

双层逻辑电路

本文讨论了在集成电路中将ECL信息变换到TTL信息的困难,提出了用一种新型触发器——浮动触发器实现ECL信息到TTL信息变换的方案.在此基础上,提出了一种新的逻辑电路——双层逻辑电路.其电平较高的土层传输ECL信息,电平较低的下层传输TTL信息,并通过在组合电路中,把TTL信息变换为ECL信息,及在寄存器中将ECL信息交换为TTL信息来完成时序电路主要的逻辑功能.用此电路设计了四位多功能运算器.研制结果表明,其功耗低,布线容易,元件用量少,适于中、大规模集成.     

基于数据驱动动态逻辑电路的桶形移位器设计

介绍了一种新型数据驱动的动态逻辑电路。该电路去除了时钟信号,利用适当的输入数据来保持电路正确的逻辑操作。基于数字驱动的动态逻辑电路,设计了一种新型低功耗、高性能的8位桶形移位器。仿真结果表明,在相同的工作频率下,与基于传统动态逻辑电路的8位桶形移位器相比,新型8位桶形移位器的版图面积减少了40%,速度提高了17%,功耗-延迟积减少了14%。