基于FPGA的AVS帧内预测电路设计

提出了一种AVS高清视频编码器帧内预测模块硬件结构。通过对AVS帧内预测各个预测模式的分析,设计了帧内预测编码流水线结构和模式预测运算单元电路。根据各预测模式的编码运算关系,合理安排流水线结构,采用8 bit数据并行流水处理,实现了高清视频帧内预测实时编码。将除Plane模式之外的其他预测模式采用同一硬件电路来实现,对运算比较复杂的Plane模式单独设计了硬件结构,节省了硬件资源。     

AVS解码器帧内预测模块硬件优化设计

根据AVS标准中的帧内预测算法特点提出一种用于AVS解码器的帧内预测硬件模块优化设计方案,该设计使用两维滤波单元对参考数据进行处理,每个块的帧内预测运算在8个时钟周期内完成.与此同时,结合寄存器的移位操作简化参考数据选择机制,避免大量高位宽数据选择器的使用,减少资源的消耗.综合结果表明,该设计满足高清图像的实时解码需求.     

AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。     

AVS编码器帧内预测模块

通过对AVS(Audio and Video Standard,音视频编码标准)标准中帧内预测算法的分析,提出了一种新的适用于AVS编码器帧内预测模块的优化设计方案.设计中使用两维滤波单元,简化了参考数据选择机制;使用设计的基本预测单元PE(Primary Element)构造运算单元阵列对当前块进行并行处理,提高了预测速度;设计了脉动阵列用于实现复杂色度Plane模式的预测.基于Verilog HDL语言在FPGA上实现该设计并在ModelSim上进行仿真,结果表明,本设计提高了编码效率以及降低硬件资源的消耗,并满足实时编码高清视频的要求.     

AVS解码器自适应帧内预测的硬件实现

分析了先进音视频编码标准（Audio and Video Standard,AVS）的帧内预测算法,提出了实现自适应帧内预测的硬件架构。该硬件架构采用8×8块级自适应流水线,利用滑动窗口获取片上存储器中的参考样本,使用8个并行的处理单元（PE）计算预测值,用脉动阵列实现复杂色度Plane模式预测值的计算。基于Verilog HDL硬件描述语言实现设计并进行功能验证,仿真和综合结果表明设计符合要求。     

AVS解码器中帧内预测模块的设计与实现

阐述了AVS视频解码器的总体框架,详细分析了帧内预测的原理与算法,提出了一种可行的帧内预测解码器的硬件设计,给出了每一模块的功能和结构的详细介绍,并建立了一种高效的存储机制。通过FPGA平台的验证,表明本设计完全满足AVS标清视频的实时解码要求。     

基于FPGA的AVS编码器帧内预测实现

针对帧内预测的快速算法,由于DSP架构软件顺序执行的局限性难以满足实时性要求,而FPGA以其高速的计算速度和强大的并行处理能力成为H.264和AVS编解码的理想平台。本文在FPGA平台上采用资源共享、高并行和多流水线结构实现了亮度帧内预测算法。该方法在分析AVS帧内亮度5种预测模式的基础上,将像素预测与模式判决在一个模块中完成,并且利用各模式预测的相似性,实现运算单元共享和多种模式并行执行,兼顾了处理速度和实现代价。仿真及综合结果表明该设计能够完全满足标清(704×576,30f/s)数字视频的实时处理要求。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

AVS帧内预测模式改进

目前视频编码标准帧内预测主要利用邻近的左侧块,上侧块和右上侧块的像素,未采用右侧块和下侧块像素,并不是因为右侧块和下侧块和当前块相关性不强,而是因为在解码端,右侧块和下侧块需要参考当前块数据才能解码显示。针对右侧块帧内预测模式为垂直模式,可以采用右侧块对当前块预测,提出一种新的预测模式左右均值模式。以AVS为例,对编码端和解码端做出相应修改。实验结果表明,在编解码复杂度增加很少的情况下,编码信噪比增加约0.02 dB,编码码率降低约1.22%。     

基于OR1200的AVS视频解码帧内亮度预测的硬件模块设计

介绍了基于开源微处理器OpenRISC1200的AVS视频解码帧内亮度预测硬件模块的设计与验证仿真。     

基于FPGA的H.264帧内预测实现和优化

在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。     

AVS熵编码的FPGA实现

本文从数字音视频编解码技术标准(AVS,Audio Video coding Standard)的熵编码原理出发,对算法模块进行分析,提出了一种使用较少存储空间来存储码表的方法,并结合算法特点给出了现场可编程门阵列(FPGA,Field-Programmable Gate Array)的实现方法。本设计中将码表查询、切换和指数哥伦布编码合并为一个流水线单元并行处理,节省了大量存储中间结果所需的空间;并将各任务并行执行,加快了处理速度。利用FPGA开发工具ISE10.1和仿真工具ModelSim SE6.2b,完成了AVS熵编码的FPGA设计与实现。     

基于FPGA的AVS环路滤波器设计与实现

根据AVS音视频编码标准中提出的环路滤波算法设计了一个高效的环路滤波器。通过适当地增加片上数据存储空间，使得整个环路滤波的过程占用的带宽资源最小。该滤波器经过仿真验证，对一个完整的4:2:0格式的宏块数据进行环路滤波仅需293个时钟周期。可以被用于1 920×1 080高清图像的AVS解码芯片中。     

AVS视频编解码标准中预测编解码技术的硬件设计与实现

AVS标准是由2002年6月成立的"数字音视频编解码技术标准工作组"联合国内从事数字音视频编解码技术研发的科研机构和企业制定完成的,一套适应面十分广阔的技术标准。目前,视频解码器的实现的主要方法有:1)基于PC的软件实现;2)基于DSP的嵌入式系统实现;3)基于可编程逻辑器件的专用芯片实现。通用PC机非专用于视频处理,所以实现效率不高,而DSP虽然灵活性强,但是在性能以及性价比上不及FPGA。因此,FPGA平台是目前实现视频应用系统的理想平台。介绍AVS视频压缩标准,帧内预测部分的算法,帧内预测器系统的硬件实现;给出系统仿真和综合情况。     

AVS帧内模式选择优化

AVS(Audio Video Coding Standard)采用率失真优化(Rate-Distortion Optimization,RDO)技术,通过计算所有预测组合模式的率失真代价来确定宏块的最优编码模式,使得计算复杂度大大增加,难以适应实时性要求较高的场合。为了降低AVS帧内预测模式选择的复杂度,在深入分析帧内预测原理以及预测模式选择过程的基础上,提出了一种基于SATD(Sum of Absolute Transformed Differences)准则和空间相关性的快速帧内预测算法来优化帧内模式的选择过程。首先,利用SATD准则确定候选模式,以大幅度降低帧内预测模式选择的数量;然后,利用相邻宏块预测模式相关性,以进一步减少亮度块候选模式数量,提高模式选择速度。实验结果表明,与AVS标准算法相比,在编码效率相近的情况下,其编码速度能够平均提高53.56%,与经典的基于边缘检测的方法相比,其在质量略有提高、码率还稍有降低的前提下,平均节约16.39%的编码时间。     

AVS编码器中变换量化和扫描的FPGA设计

提出了一种适用于AVS高清视频编码的变换、量化和扫描的优化设计方案。通过对整数DCT变换算法的优化和对传统Zig-Zag扫描方法的改进,节约了硬件资源和编码时间。根据各模块的运算关系合理地安排流水线结构,采用并行流水处理和复用技术,实现了高清视频编码变换、量化和扫描模块的设计。在FPGA上进行验证的结果表明,该设计满足高清视频实时编码要求。