基于FPGA的全数字延时锁相环的设计

针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器、存储器与通用IC     

一种用于产生多相时钟的延时锁定环

分析并实现了一种用于产生多相时钟的延时锁定环电路。利用重复延时线和周期检测器,避免了复位信号和错误锁定的问题;采用信号路径对称的鉴相器,减小了抖动;使用电流舵技术,提高了电荷泵的开关速度。基于SMIC 0.18μm CMOS工艺,实现了一种产生32相时钟的延时锁定环,芯片核心尺寸为0.7mm×0.55mm,参考时钟频率范围为20~150MHz。仿真结果显示,在输入参考时钟频率为60MHz时,最长锁定时间为1.9μs,抖动为1ps,1.8V电源电压下的功耗为31.5mW。     

一种用于FPGA的快速锁定全数字延时锁定环的设计实现

本文提出了一种用于FPGA中DDR SDRAM控制器的接口快速锁定的全数字延时锁定环。该电路对数据选择脉冲(DQS)实现90度的相位偏移。为了实现延时锁定环的快速锁定,同时解决了错误锁定的问题,本文提出了一种新颖的数字时间转换器的结构。在延时环路中设计了占空比纠正电路,实现50％的占空比输出。该延时锁定环电路采用0.13μm标准CMOS工艺设计制作。测试结果表明,工作频率范围为75MHz～350MHz,数字控制延时链(DCDL)的调节精度为15ps,并且电路的闭环特性能跟踪电压、温度等环境的变化。     

非相干延时锁定环及其性能分析

给出了一种新的基于相关特性的非相干延时锁定方案,推导了其数学模型,并分析了存在多普勒频移时的捕获跟踪性能。     

一种新型混合信号时钟延时锁定环电路设计

给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时。该电路不会累积相位误差,具有良好的噪声敏感度。电路采用0.18μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32。     

基于门延时的数字TDC电路设计

为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法.采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中.通过Verilog HDL语言对该设计进行了RTL级的描述,最后通过了时序仿真和FPGA验证.该设计方法与现有设计方法相比,使用较少的逻辑资源达到了大量程高精度的测量要求,计数结果正确稳定.     

自适应快速锁定全数字锁相环设计

针对传统数字锁相环锁相范围小、速度低、精度差等问题,提出了一种自适应快速锁定全数字锁相环(all digital phase-locked loop,ADPLL)。采用PI控制与自适应控制相结合的方法,根据输入相位误差及频率大小,自适应控制器自动改变PI参数,提高了锁相速度并保证了锁相精度;同时环路滤波器采用具有比例积分特性的数字环路滤波器,该环路滤波器易于进行线性描述,并可以保证整个锁相系统稳态静差小,有较小的输出抖动。对提出的锁相环进行理论分析,并采用Verilog HDL语言编写相关代码,采用QuartusⅡ和Modelsim软件进行联合仿真,仿真证明该数字锁相环锁相范围大、速度快、精度高。     

基于 FPGA 的全数字 Costas 环的设计与实现

对基于现场可编程门阵列（FPGA ）的全数字Costas环的设计方法进行了研究。首先,基于锁相环的模型,研究了数字Costas环的结构和性能,详尽的分析了数字Costas环的原理。然后,对数字Costas环的所有参数公式进行了准确细致的推导,对某些重要参数公式进行了修正,以提高所设计的数字Costas环的性能。最后,采用Ver-ilog HDL硬件描述语言,在Xilinx FPGA上开发了数字Costas环的各个模块,并综合成一个完整的Costas环。结合一个实际案例给出了实现后的数字Costas环的寄存器传输逻辑（RTL）原理图和仿真结果。仿真数据证明按照该设计方法和修正后的参数公式可以设计出实用的、性能十分优良的全数字Costas环。     

AD9500高速数字可编程延时发生器的特点及其应用

介绍了时间分辨率为10ps的数字可编程延时发生器 AD9500的性能和特点,并给出用于定时系统中的实例及其他应用。     

延时锁定环在高动态下的跟踪相位误差分析

在扩频通信中,用于伪码跟踪的延时锁定环路在存在多谱勒频率变化的条件下跟踪精度受到影响,在此,分析了影响精度的因素,经过详细的推导得出了跟踪环路的相位误差均方根的表达式。     

一种应用于TDC的低抖动延迟锁相环电路设计

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对（Time-to-Digital Converter,TDC）应用的宽动态锁定范围、低静态相位误差延迟锁相环（Delay-Locked Loop,DLL）电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.     

高速率外差式延迟锁定环及其多普勒捕获跟踪性能

分析了高速率外差式延迟锁定环的构成，环路模型、存在多普勒频移的捕获和跟踪性能，介绍了其电路设计和实验结果。     

基于DLL的MC-SS系统同步新算法

构建了多载波扩频(Multi-carrier Spread Spectrum,MC-SS)系统的收发端模型,并对模型进行了简要地分析。针对MC-SS技术现有的符号同步方法,提出了一种基于扩频信号结构的MC-SS系统符号同步新算法。该算法利用MC-SS系统的时域结构,直接在不进行快速傅里叶变换(Fast Fourier Transform,FFT)变换下对时域信号进行捕获、跟踪。采用多次驻留的搜索、捕获算法得到符号同步的初始同步位置,然后采用延时锁定环(Delay-Locked Loop,DLL)进行相位的精密跟踪。通过仿真分析表明该同步方法同步精度高,易于实现。     

基于FPGA实现的一种新型数字锁相环

针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的新型的数字锁相环。使用FPGA内底层嵌入功能单元中的数字锁相环74HCT297,并添加少量的数字电路来实现。最后利用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/30 kW的感应加热电源中。     

用于频率综合器的延迟锁相环的设计

设计了一种宽频率锁定范围、倍频数可编程的延迟锁相环。它引入了条件振荡控制电路,使该电路在保持DLL一阶系统和低抖动性能优势的基础上吸收了PLL倍频数可编程的优点;同时,该电路结合了设置延迟初始值和采用新型鉴相器两种宽频技术,具有宽频率工作范围。该延迟锁相环用SMIC 0.18μm 1.8 V CMOS工艺实现,锁定范围为1.56~100 MHz,可供选择的倍频数为1~16,输出频率范围从20 MHz到100 MHz。在输入最小频率、最大倍频数下,仿真的功耗约为9 mW,抖动约为92 ps。     

GPS中使用扩展卡尔曼滤波器改进的延迟锁定环

延迟锁定环是GPS接收机中实现PN码的捕获和跟踪的重要部分,对系统的性能有着重要的影响。该文首先讨论了经典的延迟锁定环的组成和原理,接着介绍了卡尔曼滤波器以及为了应用于非线性系统的扩展卡尔曼滤波器,最后提出了用扩展的卡尔曼滤波器对传统的延迟锁定环的改进。     

基于防错锁控制结构的延迟锁相环设计

本文提出了一种防错锁控制结构,有效的解决了延迟锁相环教学和实践过程中出现的死锁定或谐波锁定等问题。基于0.18 μm CMOS工艺,完成了电路设计、版图设计以及后仿真。后仿真结果表明,在理想的时钟驱动下, 延迟锁相环在能准确锁定,确定性抖动为3.82 ps,自身随机性抖动为2 ps,可提供低抖动多相位的时钟。本文有助于学生理解掌握延迟锁相环精度和速度等设计要点,具有一定的教学指导意义。     

基于FPGA的全数字锁相环设计研究

介绍了一种基于FPGA(现场可编程门阵列)的全数字锁相环设计方法与性能研究, 详细叙述了基于FPGA的全数字锁相环系统的硬件设计构成和软件构建思路,并运用VHDL硬件描述语言实现了全数字锁相环系统,给出了电路系统的仿真结果.通过仿真结果对锁相环系统进行了简要的性能分析.     

基于延迟锁相环的到达时间估计算法

超宽带脉冲信号具有高时间分辨能力,能达到厘米级的定位精度。目前,脉冲超宽带测距定位系统中普遍采用基于能量检测的非相关到达时间(TOA)估计算法的性能通常受限于阈值门限和估计偏差。该文在原先锁相环方案基础之上引入延时迟支路和衰减因子,提出了一种易于实现的基于延迟锁相环的TOA估计算法。通过在迟支路中设置不同的衰减因子,仿真结果表明,在IEEE802.15.4a4种信道模型CM1~CM4中,新算法均能有效提升测距定位精度,即缩短了首达路径与锁相环稳态锁定点之间的时差,其估计偏差最低可降至原有方案的1/10。