一种低抖动快锁定的时钟数据恢复电路设计

采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路。它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间。仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%。芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 m W。     

传感器窄脉冲信号的超高速采集系统

针对传感器输出的纳秒级超窄脉冲信号,提出一种8x500MSPS的TIADC超高速采集系统,并在脉冲功率分配模块、多相时钟模块中进行了深入研究。仿真实验表明：功率分配模块具有良好的通道一致性和较低的插入损耗,多相时钟模块的时钟抖动低于200fs,且具有较好的通道扩展性。系统在4GSPS采样率下能达到67dB的信噪比。     

用于高速运算单元的时钟延迟动态多米诺逻辑电路的设计

时钟延迟多米诺逻辑是一种自定时的动态逻辑。时钟延迟多米诺逻辑门的输出信号是单向跳变的，但它可以提供倒相和非倒相的输出。使用这种动态逻辑可以大大提高运算电路的速度。本文通过一个64位的快速并行加法器的实现说明时钟延迟多米诺的特性及其设计方法。这个快速并行加法器用于高性能的64位微处理器的运算单元中。采用0.25μm CMOS工艺设计了这个加法器。加法器在最坏情况下的运算时间是700ps。这个时钟延迟多米诺加法器比使用相同单元库和技术的静态逻辑加法器快2.3倍。     

Maxim推出可编程限流开关MAX14523

Maxim推出高性能、三路输出时钟发生器MAX3625B,适用于以太网和光纤通道网络设备。器件采用低噪声VCO和PLL架构,能够从低频晶体或参考时钟输入产生高频、超低抖动（0．36psRMS）时钟信号。器件具有-57dBc的PSNR,大大降低了抖动劣化,简化了嘈杂环境中的系统设计。     

Maxim推出266MHz晶体振荡器为DDR应用提供精确的占空比

<正>Maxim推出针对DDR存储应用的266MHz时钟振荡器DS4266。该器件具有极为精确的48%/52%占空比输出、低于1ps(12kHz～20MHz)的RMS抖动,以及±7.5ps(典型值)的周期间抖动。器件提高了系统的时钟裕量,并且在高速数     

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求，给出了时钟相位噪声和时钟抖动的转换关系；采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片，设计了时钟生成电路，2 500 MHz输出时钟抖动测量值90 fs（整数工作模式，输入频率100 MHz，鉴相频率100 MHz，环路滤波带宽127 kHz，积分区间［10 kHz，10 MHz］）。对比时钟生成电路在各种工作模式下的性能，给出了对应的设计指南。     

基于K渐变传输线的TIADC低失配宽带前端功率分配器设计

并行交替模拟数字转换器(Time-interleaved analog-to-digital convertor,TIADC)是实现高速高精度模拟数字转换的有效方法.TIADC中各通道电气特性的不一致引入了通道间失配,这大大降低了TIADC系统的性能.宽带低失配TIADC前端模块的设计和实现是降低TIADC系统通道失配...     

高速可编程遥感卫星数据模拟源的设计与实现

本文以高性能可编程逻辑器件,高精度、低抖动、低畸变可编程时钟芯片为核心器件,采用PCI总线技术,设计了高速可编程遥感卫星数据模拟源,在使用windows2000的高性能服务器上,实现了1MHz～400MHz,步进为1MHz,逐步可编程模拟卫星信号输出,有效的解决了遥感卫星地面记录系统维护和开发的数据源问题.     

Mamix推出抵抖动双输出时钟发生器

Maxim公司推出用于高速设备的宽频率范围、双输出时钟发生器MAX3674。器件采用低噪声VCO和PLL架构,可由片内晶体振荡器或外部LVCMOS时钟提供的低频参考时钟产生高达1360MHz的5psRMS低抖动输出时钟。为降低成本,器件提供2路相同或不同频率的差分LVPECL输出,从而省去了一个高频晶体振荡器。此外,12C兼容接口可为频率裕量测试精调输出频率,从而极大地降低了系统测试过程的复杂度。MAX3674理想用于以太网交换机／路由器、存储域网络交换机、无线基站通道卡和服务器时钟发生器等高速系统。MAX3674工作在－40℃～＋8℃扩展级温度范围,工作电压为3．3V士5％。     

ADI公司推出带2.8GHz VCO的14通道时钟发生器

美国模拟器件公司（Analog Devices，Inc．）发布将低相位噪声时钟发生和小于1ps低抖动14通道时钟分配功能集成在一起的时钟集成电路（IC）。AD9516系列集成了一个整数N分频的频率合成器、2个参考输入端、1个压控振荡器（VCO）、可编程驱动器、可调延迟线和14个时钟驱动器，包括LVPECL、LVDS和CMOS输出。AD9516具有的这种高集成度可取代几颗芯片，而且它与现有解决方案相比能使设计工程师节省时钟部分所需的印制电路板（PCB）面积和原材料清单（BOM）成本50％以上。     

Transmitter equalization for 4-Gbps signaling

Most digital systems today use full-swing, unterminated signaling methods that are unsuited for data rates over 100 MHz on 1-meter wires. We are currently developing 0.5-micron CMOS transmitter and receiver circuits that use active equalization to overcome the frequency-dependent attenuation of copper lines. The circuits will operate at 4 Gbps over up to 6 meters of 24AWG twisted pair or up to 1 meter of 5-mil 0.5-oz. PC trace. In addition to frequency-dependent attenuation, timing uncertainty (skew and jitter) and receiver bandwidth are also major obstacles to high-data rates. To address all of these issues, we've given our system the following characteristics: An active transmitter equalizer compensates for the frequency-dependent attenuation of the transmission line. The system performs closed-loop clock recovery independently for each signal line in a manner that cancels all clock and data skew and the low-frequency components of clock jitter. The delay line that generates the transmit and receive clocks (a 400-MHz clock with 10 equally spaced phases) uses several circuit techniques to achieve a total simulated jitter of less than 20 ps in the presence of supply and substrate noise. A clocked receive amplifier with a 50-ps aperture time senses the signal during the center of the eye at the receiver     

高速四相时钟电路设计

基于IHP 130 nm SiGe BiCMOS工艺,设计了一个由基于RC网络相移特性的polyphase移相器和差分时钟缓冲器组成的2 GHz四相时钟电路.因单阶polyphase带宽不足而设计了三阶polyphase级联提高带宽.采用HBT(heterojuntion bipolar transistor)差分时钟缓冲取代MOS(metal oxide semiconductor)单端时钟缓冲,实现更高时钟频率的同时,差分结构也能有效抑制流入采样电容的时钟信号馈通.各模块版图设计均采用高度对称结构来消除相位误差.仿真结果表明,差分输入2 GHz正弦波时,可输出4路相位相差90°方波时钟信号,时钟上升时间约15 ps,4路时钟相位误差小于2.2°,应用到4通道采样保持电路后可成功采样和保持8 GHz正弦输入信号.     

PCI Express中2.5Gbps高速SerDes的设计与实现

PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复CDR技术展开研究,采用基于锁相环结构的数据时钟恢复技术设计了一款2.5Gbps速率的高速物理层电路,并基于0.13μm CMOS工艺设计了版图实现。基于HSPICE的模拟结果表明,此设计完全满足了PCI Express的要求,其抖动的均方根值为1.51ps,峰峰值为8.14ps。     

用于高精度图像传感器的锁相环

为了提高图像传感器的探测精度,给像素中的传输管提供高精度时钟信号,设计了一款可编程式电荷泵锁相环(Phase-Locked Loop,PLL)模块。该模块使用分频器以输出可调控频率的时钟,增加了复用性;在电荷泵中加入单位增益放大器以消除毛刺,增大了锁相环精度;同时给出了针对整个模块的相位噪声分析。仿真结果表明,当输出200 MHz时钟时,信号的时钟抖动为28 ps,电路工作在1.5 V电压下的功耗<2 mW。该模块已用于一款高精度图像传感器中,在0.11μm CMOS工艺下进行了流片,测试结果表明其可以实现50 MHz到200 MHz的高精度时钟输出,满足了芯片对于时钟的需求。     

基于去抖缓冲区的快速自适应时钟方法

分析了分组网传送TDM技术中的自适应时钟方法,描述现有的基于去抖缓冲区填充级的自适应时钟方法,提出一种基于去抖缓冲区的快速锁定的自适应时钟方法,比较快速锁定方法和传统的基于填充级方法,设计和建立硬件设备和评测平台。测试表明了该改进算法的有效性。     

A low power and small area all digital delay-locked loop based on ring oscillator architecture

A 133-500 MHz,5.2 mW @500 MHz,0.021 mm2 all digital delay-locked loop(ADDLL)is presented.The power and area reduction of the proposed ADDLL are achieved by implementing a high frequency ring oscillator(ROSC)to count the reference clocks such that the one-clock cycle delay chain and the phase detector in a conventional Master block are no longer needed.The proposed ADDLL has better immunity to PVT(process,voltage,and temperature)than most conventional DLLs,which do not update the control word signals after the locking process,since the control signals for slave delay line are updated in every 256 reference cycles.Fabricated in 0.13 um CMOS process,the measured RMS jitter is 10.83 ps at 500 MHz while the RMS jitter of the input signal is 9.97 ps.     

一种面向光收发器的ps级光脉冲产生器

由于高速光开关在光互连通信中越来越广泛的应用,光开关的开关速度直接影响了整个光链路的传输速率,因此对驱动光开关产生长周期窄脉冲光信号的驱动电路的性能及集成度有了更高要求。基于光电集成工艺和高速光脉冲队列技术的发展,提出了一种应用于光SerDes收发器的集成ps级窄脉冲光信号产生器。该产生器为CMOS电路产生脉宽精确可调的长周期窄脉冲,在SMIC 0.13μm CMOS工艺下可获得窄至25ps的脉冲输出,其电源电压范围宽达1.4V~2.5V,时钟频率也可由数kHz到4GHz,同时可移植到不同的CMOS工艺平台。     

Wide range-low jitter PLL design for serializer

The paper presents the wide range phase-locked loop design for serializer. Serializer converts the 16 bit parallel data into serial, thus 16 times fast clock is required to synchronize the parallel data and serial data. PLL generates 16× serial clock from the parallel clock by frequency multiplication. PLL is simulated with 0.18 µm CMOS process. Major challenge of PLL design is to achieve large dynamic range. The PLL design for large dynamic range suffers from a high jitter at lower frequency and linearity issues. Advance CSVCO has been simulated with source degeneration technique and achieve wide linear range from 14 MHz to 1.05 GHz with 99.2 % linearity. The PVT Corners simulation shows 16 MHz to 1.04 GHz output range. Average power dissipation of the proposed PLL design is 2.7 mW. Worst case Peak to peak period jitter is 13.4 ps and rms jitter is 2.6 ps for 800 MHz output frequency.

     

一种原子钟系统的碱金属腔体制备技术

简要介绍了相干布局数囚禁(CPT)原子钟的实现机理,对构成原子钟系统的碱金属腔及其制作方法进行论述.在对几种不同的碱金属腔制备技术对比的基础上,研制成功了原子钟腔体的专用键合设备,并成功进行了Rb腔的制作,Rb腔测试结果表明:腔体键合质量良好,封装入的Rb元素较纯净,可用于原子钟系统.