一种雷达频率源的简易设计方法

针对传统多功能雷达频率源方案复杂、体积大、成本高的缺点,提出了一种雷达频率源的简易设计方法。该方法基于高频主振分频的频率合成方案,并通过信号频率的组合设计进一步简化了电路形式,成功实现了某型雷达所需的线性调频激励源、捷变频本振源、多普勒模拟源、采样时钟等多路信号的输出,X频段信号相位噪声达-106 dBc/Hz@1 kHz和-114 dBc/Hz@10 kHz,跳频时间小于2#s,性能指标与采用直接频率合成实现的雷达频率源相当。     

基于DDS的低相噪捷变频频率源的设计与实现

采用直接数字频率合成(DDS)技术结合梳状谱发生器设计了一种低相噪高杂散抑制的捷变频频率源。由DDS产生的基带信号经小型化开关滤波器后与梳状谱发生器产生的多个点频信号混频,然后经过开关滤波器组滤除杂散分量后放大,最终输出所需频率的信号。介绍了DDS的原理,分析了频率源各项指标,最终完成了相噪≤-110 dBc/Hz@1 kHz、杂散抑制≤-68 dBc、频率切换时间≤150 ns的频率源设计与实现。本设计将DDS和上变频相结合,具有输出信号的高杂散抑制、低相噪、频率快速切换等优点,为雷达、电子对抗等系统的频率综合器设计提供了一种低成本、高性能的选择。     

S 波段捷变频频率源研究

快捷变频率源在军事上用途广泛,其指标变频时间在瞬息万变的战场上起着关键作用。该文提出一种较新的捷变频方案,并设计出了S 波段捷变频频率源,其输出信号范围为2.349～2.954GHz。该频率源将直接数字式频率合成器（DDS）产生的信号直接上变频,利用选频组件抑制杂散并选择输出信号。该方案中的DDS 采用Analog Device 公司高 端的AD9912,其具有频率分辨率高,输出信号杂散低,控制接口简单的特点。控制部分采用FPGA 芯片EP2C5Q208C8。测试结果表明,系统变频时间小于1.5μs,输出信号杂散抑制最好为69.8dBc,最差为40dBc 左右。     

Ku频段低相噪捷变频频率综合器设计

介绍了一种Ku频段低相噪捷变频频率综合器设计方法。对接收本振源和发射激励源采用一体化设计,由于采用DDS PLL的方式,使此频率综合器在Ku频段上相噪优于-90dBc/Hz@1kHz,跳频时间小于10μs,激励源在Ku频段输出线性调频信号。     

一种用于认知无线电的快速频率合成器设计

为了研制一种锁定时间短、相位噪声低、杂散抑制度高的频率合成技术,采用了直接数字式频率合成器(DDS)驱动锁相环(PLL)的结构。该频率合成器综合了DDS频率转换速度快、频率分辨率高和PLL输出频带宽、输出杂散低的优点。基于该结构研制实现了输出频率范围为700～800 MHz的宽带频率合成器,实验结果表明该频率合成器扫描模式Δf=1 MHz锁定时间不超过20μs,跳频模式Δf=50 MHz的定时间不超过30μs,近端杂散抑制度优于-50 dBc。     

一种超宽带捷变频源的研制

本文介绍了一种超宽带捷变频源的设计与实现过程，该频率源采用直接模拟合成方式，通过合理的频率划分和高性能的开关滤波组件技术实现了超宽带、捷变频、低相噪、低杂散的优异性能，并给出了最终测试结果。实测结果表明该频率源在 Ku 波段 6GHz 带宽范围内具有杂散抑制优于-70dBc，相位噪声优于-103dBc/Hz@1kHz，跳频时间小于 200ns 等的性能。     

基于DDS的低杂散捷变频合成器设计

为了对抗有源干扰,雷达系统要求频率合成器具有频率捷变功能;同时要求其杂散抑制越高越好,特别是在输出信号带宽较宽的情况下更是如此。受体积和成本的限制,目前的捷变频频率合成器广泛采用基于直接数字合成（DDS）技术的变频方法。本文基于低杂散,对采用DDS的捷变频频率合成器技术进行了研究,并介绍一种采用时钟频率高达3．2GHz的新型DDS集成电路的低杂散捷变频频率合成器的设计与实现方法,设计得到的捷变频频率合成器带宽为250MHz,其杂散抑制指标可满足全频段优于-65dBc。     

C波段宽带高速跳频频率源的设计与实现

针对高速跳频通信系统的需求,设计并实现了一款工作在C波段、带宽为1 GHz、步进为3 MHz的宽带频率源。该频率源采用DDS激励PLL方案,用FPGA控制DDS实现低频段的小步进跳频,再用乒乓式锁相环进行倍频得到最终输出。采用2路DDS基准时钟来保证杂散指标,并对跳频时间和相位噪声等指标进行简单预算,得到整个系统最大跳频时间小于1μs,相位噪声优于-106 d Bc/Hz/10 k Hz,杂散优于-60 d Bc。     

一种Ku波段小型化多通道微波模块设计

本文提出了一种Ku波段微波模块的设计方法,该方法对频率综合器与接收机进行一体化设计,用直接数字频率合成(DDS)技术产生一路中频复杂波形信号,锁相环产生的本振信号上变频得到发射激励信号;采用滤波放大合成方式合成相参时钟信号。实现了微波模块的低相噪,低杂散,小型化。该模块相噪优于-95 dBc/Hz@1 kHz,杂散优于-70 dBc,跳频时间小于100 ns。     

多路低相差输出捷变频率源的设计与实现

提出了一种多路低相差输出捷变频率源的设计方案,给出了系统原理框图、软件设计思路及控制流程,实际测试结果表明,十路锁相直接数字频率合成(DDS)模块输出信号间的相差小于±3°,输出跳频时间为17.2μs,相位噪声≤-109dBc/Hz@1kHz。该方案具有控制灵活,相位噪声低,跳频时间短,多路输出信号相差小的优点,同时有很强的实用性和可扩展性。目前该方案己在工程中得到验证,实际使用效果良好。     

应用于移动通信的DDS频率合成器

随着数字技术的发展 ,近十几年来 ,直接数字频率合成 ( DDS)技术发展很快 ,已发展成为主要的频率合成技术之一。现代许多频率合成器在设计中采用了 DDS和 PLL的混合式频率合成技术 ,可以将 DDS的高分辨率及快速转换时间特性与 PLL的输出功率高、寄生噪声和杂散低的特点有机地结合起来。文中研究了应用于正交频分复用 ( OFDM)通信系统的 DDS+ PPL混合式频率合成器设计 ,给出了系统方案、电路实现及测试结果 ,输出信号功率为 -5 d Bm,带内相位噪声可以达到 -76d Bc/Hz@1 k Hz,频率分辨率为 1 Hz,跳频速度可以达到 1 0 4 跳 /秒的数量级 ,实验表明其性能指标满足 OFDM通信系统的要求。     

宽带PCSF雷达信号频率合成器的设计与实现

基于脉内相位编码脉间频率步进（PCSF）雷达信号的特点,提出了利用复杂可编程逻辑器件、直接数字频率合成器（DDS）和锁相环倍频器产生任意PCSF雷达信号的方法,并实际构造了一个宽带、低噪声的S波段PCSF信号源。利用该方法可以实现对输出信号相位的精确控制,通过选择DDS输出信号的频率范围可以减少带内的杂散分量。测试结果表明：该频率源在320 MHz带宽内的无杂散动态范围为62 dBc,相位噪声为-110 dBc/Hz@1 kHz。     

Ka波段频率合成器设计

提出了一种Ka波段低杂散、捷变频频率合成器设计方案.该方案采用直接数字合成(DDS)+直接上变频的频率合成模式,DDS1产生360～600 MHz低杂散中频信号,DDS2产生波形信号.经过4次上变频、分段滤波、放大后,该方案实现了宽带、低杂散、捷变频频率合成器的设计,为系统提供本振信号、激励信号等.根据设计方案,制作了...     

Design of 3 mm Band Hopping Frequency Synthesizer

With the combination of the technique of PLL, DDS and multiplier, a 3 mm band hopping frequency synthesizer with high frequency stability and low phase noise has been presented, which is characterized by nice performances. The design includes an X-band hopping frequency source, which is the LO for millimeter-wave harmonic mixing. Once the interim frequency being locked by the phase-locked loop, the corresponding 3 mm hopping frequency would be locked. Measurement result shows that the output frequency is 93.24～93.748 GHz, the bandwidth is 508 MHz, the stepping frequency is 4 MHz, and the phase noise is about -82dBc/Hz at 10 kHz offset.     

7.13~7.37GHz宽带锁相跳频源的设计与实现

设计了一种采用电荷泵锁相技术的7.13~7.37GHz宽带跳频信号源,采用复杂可编程逻辑器件(CPLD)控制电荷泵锁相环(CPPLL)频综芯片ADF4108产生跳频信号,跳频带宽高达240 MHz,输出功率约10dBm,电平波动为0.7dB,杂散抑制<-70dBc,输出端采用六阶微带低通滤波器进行带外谐波抑制,二次谐波抑制<-60dBc,传输速率快,电路模块结构紧凑。实验结果表明,所设计的跳频宽带信号源具有快跳变,低相噪,低杂散,高可靠性及高稳定度等优点。     

DDS芯片AD9956及其运用

DDS具有频率分辨率高、频率转换速度快、相位噪声低等优良的性能。介绍了AD公司的高性能DDS芯片AD9956的基本原理和主要性能,并运用其设计了一个快速跳频的频率合成器。测试结果表明:杂散抑制优于-80 dBc,跳频时间小于100 ns。最后根据实验结果分析和总结了DDS杂散的分布特性以及改善措施。     

高性能DDS芯片-AD9852的应用研究

本文介绍了一种高性能DDS芯片－AD9852应用的研究结果。该合成器的DDS芯片选用AD公司最新推出的AD9852,其宽带杂散优于60dBc,频率捷变时间小于200ns。本文在讨论AD9852级成与功能的基础上,对其在频率混合、波形合成和跳频通信系统中的应用进行了研究。     

一种X波段频率合成器的设计方案

在非相参雷达测试系统中,频率合成技术是其中的关键技术.针对雷达测试系统的要求,介绍了一种用DDS激励PLL的X波段频率合成器的设计方案。文中给出了主要的硬件选择及具体电路设计,通过对该频率合成器的相位噪声和捕获时间的分析,及对样机性能的测试,结果表明该X波段频率合成器带宽为800 MHz、输出相位噪声优于-80 dBc/Hz@10 kHz、频率分辨率达0.1 MHz,可满足雷达测试系统系统的要求。测试表明,该频率合成器能产生低相噪、高分辨率、高稳定度的X波段信号,具有较好的工程应用价值。     

C波段小型化低相噪全相参频率综合器

提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。     

一种C波段跳频频率源设计

采用直接数字频率合成激励锁相环方案,基于现场可编程门阵列串行高速控制方式,设计并实现了一种低杂散、低相位噪声的C波段雷达跳频频率源。通过对有源环路滤波器参数和印制电路板的优化设计,使相位噪声和杂散等关键指标得到了极大改善。对系统设计方案、m序列发生器、跳频时间和相位噪声模型做了详细的理论分析和估算。测试结果表明：在7.5 GHz处,相位噪声≤-100 dBc/Hz@100 kHz,杂散电平≤-65 dBc,跳频时间≤10 μs,输出功率>10 dBm,实测结果满足产品的设计指标要求。