可编程逻辑器件应用前景探讨

一、可编程逻辑器的发展 可编程逻辑器(PLD)是70年代发展起来的一种划时代的新型逻辑器件,一般来说,PLD器件是由用户配置以完成某种逻辑功能的电路。PLD器件自问世以来,制造工艺上采用TTL、CMOS、ECL及静态RAM技术,器件类型有PROM、EPROM、E~2PROM、FPLA、PAL、GAL、PML及LCA等,PLD在性能和规模上的发展,主要依赖于制造工艺的不断     

多电平通用空间矢量调制集成电路及其FPGA实现

提出一种多电平变流器空间矢量控制(space vector modulation,SVM)集成电路(integrated circuit,IC)的设计方法。所提出的多电平SVM IC是建立在参考电压分解的通用多电平SVM算法的基础上,适用于任何电平数目的多电平变流器。采用可编程逻辑门阵列(field-programmable gate array,FPGA)实现所提出的多电平SVM IC。基于FPGA的多电平SVM IC具有高速的处理能力,在数字控制器中专门用于脉冲信号的发生,可解决多电平SVM算法占用数字信号处理器(digital signal processor,DSP)计算资源过多的问题,并可实现较高的开关频率。并且采用所提出的多电平SVM IC可大大加速产品的开发周期。通过在1台9电平级联式变流器上的试验结果对所提出的多电平SVM IC进行验证。     

基于CPLD的晶闸管脉冲触发器的设计

通过利用复杂可编程逻辑器件CPLD(Ahera公司)及其软件开发平台QuartusⅡ,实现一个三电平变频系统晶闸管整流前端的脉冲触发器.设计了一种可应用于三相晶闸管整流或逆变电路的数字触发电路,该电路以CPLD为核心,产生的触发脉冲稳定性好,可靠性高,同时不需要同步变压器,实现了相序自适应.同时证明了用CPLD设计复杂数字逻辑电路的便捷性.     

专用编解码集成电路及其应用研究

首先对专用编解码集成电路进行了综合介绍，较详细地分析了目前应用较多的PT2262／2272、PT2262-IR／2272的特点及工作特性，并分类给出了应用设计的方法。对专用编解码集成电路为核心的公共系统的安全性问题进行了简单讨论。     

基于FPGA技术的波形显示点阵形成电路的ASIC设计与实现

本文基于FPGA技术提出了数字化超声探伤仪中一种波形显示点阵形成软件的硬件电路实现方法,详细地讨论了横向点阵形成电路的设计及FPGA实现过程,通过对FPGA实现电路的仿真及仪器的实际运行,验证了横向点阵形成电路的硬件实现的优越性能,提高了数字超声探伤仪器的显示剧新频率等主要技术指标。     

MSPWM逆变器死区效应的逻辑补偿电路设计

以SPWM多重化(MSPWM)为控制技术,分析了在高载波频率下的电压型SPWM并联多重化单相逆变器驱动信号的合成原理,并利用复杂可编程逻辑器件(CPLD)来实现死区效应的逻辑补偿电路。给出一种基于电流方向的自适应控制方法及其仿真和实验结果。     

漏电保护专用集成电路LW54133及其应用

漏电保护专用集成电路是漏电保护器(剩余电流动作断路器)的关键组成器件,主要起漏电信号放大、电平转换、延时输出驱动等作用。介绍了一种漏电保护专用集成电路LW 54133的工作原理、特性和典型应用及其注意事项。     

基于专用集成电路的智能交流接触器

开发了一种基于专用集成电路的智能交流接触器。通过电子线路控制交流接触器触头接触时的碰撞速度,以减小接通过程的触头弹跳。阐述了系统结构和芯片内部结构,进行了智能交流接触器和普通交流接触器的对比实验。实验结果表明,该智能交流接触器具有节能、降噪和提高电寿命的优点。     

CPLD在步进电机控制系统中的应用

文中介绍了步进电机的控制原理,利用XilinxCPLD实现了脉冲编码器,将单片机发出的控制信号转换成电机的实际控制信号,并通过驱动放大电路实现了对步进电机速度和方向的精确控制。最后用VHDL语言完成了程序的编写,给出了仿真结果并成功地控制了电机的转动。     

三电平变流器脉冲发生器的研制

三电平变流器脉冲发生器是用户电力统一调节器（UCPC）的重要部件之一。文中介绍了研制成功的基于数字信号处理器DSP（TMS320C31）的电压空间矢量脉宽调制（PWM）的高性能三电平变流器脉冲发生器,分析了三电平电压空间矢量PWM的基本原理及开关矢量选择及优化原则、扇区内的区域划分法、中点电位的控制方法、窄脉冲的避免方法等技术关键,给出了基本的硬件结构、装置的实现方法和实验结果。     

智能交流接触器专用芯片系统的测试

介绍了一种自主开发的智能交流接触器专用芯片系统的测试情况。简单描述了智能交流接触器控制原理以及专用芯片的基本框架和应用系统,重点介绍了专用芯片的测试流程和相应流程的测试软件,并对整个系统进行了产品节能降耗性能测试。对CJ20-400接触器采用智能交流接触器专用芯片系统控制进行了全面的测试研究。     

基于FPGA/CPLD级联多电平PWM信号快速关断控制策略

本文针对多电平变换器使能信号延迟造成PWM信号无法快速关断问题进行分析,提出一种特定形式PWM信号编解码方法.文中首先概述级联多电平电路特点与调制策略;然后,详细讨论和分析了基于DSP/FPGA/CPLD/MCU级联五电平变换器控制系统使能信号延迟的本质原因,设计出一种既能传输PWM驱动信号又能快速传输使能信号的方法,...     

A high-resolution all-digital pulse-width modulator architecture with a tunable delay element in CMOS

A design for an all-digital high-resolution pulse-width modulator (HRPWM) architecture is presented in this work. The architecture is based on a novel digitally controlled delay element that combines two different approaches, achieving a variable time interval up to 54 ps, and adjustable against process, voltage, and temperature (PVT) variations. The proposed system uses several delay elements with a counter-based digital pulse-width modulator (DPWM) in a hybrid configuration, which allows to obtain duty cycles with 18-bit resolution without using a high-frequency internal clock and maintaining a low power dissipation. The HRPWM was implemented in a standard low-cost 130-nm CMOS technology, together with a memory used to store the duty cycles, and a serial communication module. Post layout simulation results show good linearity between the control word and the duty cycle in all the range. The chip can be fine tuned to improve its performance using the calibration capabilities of the architecture. The analysis includes a comparison with another state-of-art HRPWMs showing the advantages of the proposed approach.     

An efficient hardware realization of EMD for real-time signal processing applications

This paper presents a field-programmable gate array (FPGA) and application-specific integrated circuit (ASIC) based design for the real-time implementation of empirical mode decomposition (EMD) algorithm. Here, at the beginning, register-transfer-level (RTL) design of EMD algorithm is developed in the form of verilog-HDL code. Then, simulation-based testing of the RTL design is done. In this paper, two envelope computation methods are proposed: one using linear Bezier curve (LBC) and the other using cubic spline interpolation (CSI). For ASIC, the verilog-HDL code of EMD is synthesized using Genus tool of Cadence using SCL 180-nm technology library and Innovus tool of Cadence is used for the layout design. The core area of the proposed EMD ASIC is 1.16 mm² and can be operated at 62.5 MHz clock rate. The developed FPGA-based EMD architecture can be operated at 50 MHz clock rate and up to 50 MHz sampling rate. Here, an effort is also made to classify the normal and seizure/ictal electroencephalogram (EEG) signals, which are used as an input to EMD, with the help of a support vector machine (SVM). The classification accuracy obtained is above 99%, and here, MATLAB is used for feature calculation and classification purposes.     

一种新型多电平直接脉宽调制方法

在研究了多电平逆变器模型及其脉宽调制(PWM)算法原理的基础上,提出了一种新型的适用于各种电平数目逆变器的直接PWM方法,分析了这种PWM方法的基本原理,给出了算法实现的原理框图,最后使用PSCAD仿真软件做了仿真研究,仿真结果验证了算法的正确性和有效性.文中提出的PWM算法的基本思想是由三相参考电压直接确定逆变器各个桥臂电路输出的开关函数及其作用规律,因此称之为直接PWM算法.与基于载波调制的多电平PWM算法和多电平SVM算法相比,该算法具有原理简单、实现容易、运行速度快、占用CPU时间少等优点.     

易于FPGA实现的最优移相PWM控制策略

在综合考虑波形特性、开关损耗、电压利用率及易实现性的基础上,提出一种新的最优移相脉宽调制(PWM)控制策略。从线电压出发,指出电压利用率的提高实质上是一个非线性规划问题,并就此非线性规划问题分8种情况进行讨论,系统地分析了谐波注入正弦脉宽调制(SPWM)电压利用率可以达到的极限值。采用数字仿真得出易于现场可编程门阵列(FPGA)实现的最优移相PWM调制波数据,并对其进行频谱分析。论证了移相法和堆波法在开关损耗上的一致性,以及移相法具有开关动作均匀、易于FPGA实现的特点。最后给出了最优移相PWM策略MATLAB仿真波形以及在SIGA(system in gate array)多电平高压变频器模型机中应用的实验波形。     

高压断路器行程特性监测方法的研究

介绍了一种利用可擦除可编程逻辑器件EPLD进行信号处理 ,实现高压断路器行程—时间特性监测的方法 ,可简化电路 ,提高系统的灵活性和稳定性     

基于FPGA的改进型全数字锁相环的设计

针对脉冲密度调制技术调节谐振逆变器输出功率时系统易失锁的问题,提出了一种改进型全数字锁相环,详细分析了这种全数字锁相环的工作原理。利用通用的现场可编程门阵列器件(FPGA)实现改进型全数字锁相环的片上系统设计。最后通过仿真和实验证明,对于不同频率的跟踪信号,当起始相位误差约为最大值180°时经过10~11个输入信号周期系统就可以快速而准确的锁定。而当负载电流降至很小的值时改进锁相环的采样保持电路能够保证逆变器工作在谐振频率点附近,从而避免失锁。