45nm工艺下8管双阈值SRAM单元的研究

比较分析了8管SRAM单元在不同双阈值组合情形下的性能,为不同需求的设计者提供了在静态噪声容限(SNM)、漏功耗和延迟之间做出合理权衡的参考。仿真结果表明,组合C8具有最大的SNM,高阈值晶体管Mnl可以有效抑制漏电流。最后,分析了不同组合下的读写延迟时间,并给出了延迟差异的原因。     

深亚微米SRAM存储单元静态噪声容限研究

文章对深亚微米条件下的SRAM存储单元的静态噪声容限进行了详细的理论分析。并在此基础上分析考虑了各种因素对静态噪声容限的影响,并利用Hspice软件进行了仿真。仿真结果显示,理论分析的结果与实际相吻合。     

亚65nm静态随机存储器稳定性提高技术

CMOS工艺进入到65nm节点后,工作电压降低,随机掺杂导致阈值电压变化增大,给SRAM的读写稳定性带来挑战。介绍了目前业界最新的主要稳定性提高技术。双电源电压、直流分压、电荷共享和电容耦合通过改变字线或者存储单元电压来提高读写稳定性,这些技术都采用外加读写辅助电路来实现;超6管存储单元通过在传统6管单元上增加晶体管,有效提高了读写稳定性;三维器件FinFET构成的SRAM具有传统器件无法比拟的高速、高稳定性、面积小的特点。对这些技术的优缺点作了分析比较。     

采用65nm工艺技术的SRAM

72Mb的QDRII、QDRII＋、DDRII和DDRII＋存储器采用了UMC开发的工艺技术,实现了550MHzN钟速度,在36位I／O宽度的QDRII＋器件中可实现高达80Gb／s的总数据传输速度,而功耗仅为90nm SRAM的一半。     

源端射频干扰下SRAM的抗扰性分析

目前已有一些在ESD和电磁干扰下存储器行为的表征研究,但对静态随机存取存储器(SRAM)的连续波抗扰度的频率响应特性的研究很少.文章研究了 SRAM在射频电磁干扰下的失效行为与机理.对SRAM芯片进行射频干扰测试发现,SRAM失效行为与其工作模式相关.使用Hspice进行晶体管级仿真.结果表明,SRAM处于数据保持时,...     

单向双端口SRAM的测试算法

描述了一种检测单向双端口 SRAM失效的算法 ,采用了基于字的测试方法 ,可以有效地检测字间失效、字内失效和同时读写失效 ,具有失效覆盖率高和测试时间复杂度低的优点。     

通用嵌入式SRAM编译器的设计与实现

介绍了一种适用于多厂商、多种工艺和电路结构的嵌入式SRAM IP核编译器设计方法,该方法使编译器的设计复杂度降低30％以上.专用版图处理工具LayoutBuilder能自动完成版图拼接、打孔、画线、添加端口和生成GDSII版图文件等.专用网表处理工具NetlistBuilder仅用三个函数即可完成网表的生成,同时,该工具还内嵌自动检查端口数目和对齐方式、自动检查内部浮空节点和自动检查浮空端口等功能.介绍了一种编译器验证流程和时序与功耗文件的生成方法.用这个方法开发了针对2种工艺、3种电路结构的8个编译器.对编译器生成的IP核进行了流片验证.结果表明,该方法可以生成满足不同要求的SRAM IP核.     

用0.8μm工艺技术设计的65-kb BiCMOS SRAM

设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路,提出了采用先进的0.8mm BiCMOS工艺,制作所设计SRAM的一些技术要点。实验结果表明,所设计的BiCMOSSRAM,其电源电压可低于3V,它既保留了CMOS SRAM低功耗、高集成密度的长处,又获得了双极型(Bipolar)电路快速、大电流驱动能力的优点,因此,特别适用于高速缓冲静态存储系统和便携式数字电子设备中。     

不同偏置条件下CMOS SRAM的总剂量辐射效应

对1Mb静态随机存取存储器(SRAM)进行了不同偏置条件下的总剂量辐照效应研究.结果表明,试验选取的CMOS SRAM器件为总剂量辐射敏感器件,辐照偏置条件对器件的电参数退化和功能失效有较大影响.在三种偏置条件中,静态加电为最劣偏置,其次是工作状态,浮空状态时器件的辐射损伤最小.在工作状态和静态加电两种偏置条件下,静态功耗电流的退化与器件功能失效密切相关,可作为器件功能失效的预警量.     

一种65 nm CMOS低功耗加固SRAM单元

提出了12管低功耗SRAM加固单元。基于堆叠结构,大幅度降低电路的泄漏电流,有效降低了电路功耗。基于两个稳定结构,可以有效容忍单粒子翻转引起的软错误。Hspice仿真结果表明,与相关加固结构相比,该结构的功耗平均下降31.09%,HSNM平均上升19.91%,RSNM平均上升97.34%,WSNM平均上升15.37%,全工作状态下均具有较高的静态噪声容限,表现出优秀的稳定性能。虽然面积开销平均增加了9.56%,但是,读时间平均下降14.27%,写时间平均下降18.40%,能够满足高速电子设备的需求。     

一种全nMOS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管. 存取管的沟道长度小于下拉管的沟道长度. 由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑“1" . 存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的“读”操作. 背栅反馈同时增强了SRAM单元的静态噪声容限(SNM). 该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积. 对SRAM单元的读写速度和功耗做了仿真和讨论. 该SRAM单元可以工作在0.5V电源电压下.     

一种全nMoS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管.存取管的沟道长度小于下拉管的沟道长度.由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑"1".存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的"读"操作.背栅反馈同时增强了SRAM单元的静态噪声容限(SNM).该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积.对SRAM单元的读写速度和功耗做了仿真和讨论.该SRAM单元可以工作在0.5V电源电压下.     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

一款SRAM芯片的设计与测试

基于Chartered 0.35μm EEPROM CMOS工艺,采用全定制方法设计了一款应用于低功耗和低成本电子设备的8×8 bit SRAM芯片。测试结果表明,在电源电压为3.3 V,时钟频率为20MHz的条件下,芯片功能正确、性能稳定、达到设计要求,存取时间约为6.2 ns,最大功耗约为6.12 mW。     

45nm体硅工艺下使用双-栅氧化层厚度降低SRAM的泄漏功耗

提出了一种在45nm体硅工艺下使用双-栅氧化层厚度来降低整体泄漏功耗的方法.所提方法具有不增加面积和延时、改善静态噪声边界、对SRAM设计流程的改动很小等优点.提出了三种新型的SRAM单元结构,并且使用这些单元设计了一个32kb的SRAM,仿真结果表明,整体泄漏功耗可以降低50%以上.     

45nm体硅工艺下使用双-栅氧化层厚度降低SRAM的泄漏功耗

提出了一种在45nm体硅工艺下使用双-栅氧化层厚度来降低整体泄漏功耗的方法.所提方法具有不增加面积和延时、改善静态噪声边界、对SRAM设计流程的改动很小等优点.提出了三种新型的SRAM单元结构,并且使用这些单元设计了一个32kb的SRAM,仿真结果表明,整体泄漏功耗可以降低50%以上.     

90 nm工艺SOC芯片多阈值低静态功耗设计

为了降低纳米级芯片设计中功耗主体之一的静态功耗,从产生静态功耗的来源出发,提出了使用多阈值技术降低静态功耗,给出利用多阈值技术的多种实现方法.以COSTARⅡ芯片为实例,利用90 nm多阈值单元库进行低静态功耗设计.结果表明,利用多阈值技术设计来降低功耗是可行的,并对各种实现方法进行比较分析,可作为低静态功耗设计的参考.