浅谈集成电路版图验证工具Dracula中的几何设计规则检查（DRC）

介绍了集成电路版图验证工具Dracula中DRC的基本流程、基本内容、基本命令和DRC文件的编写及注意事项，并给出了检查宽铝规则的实例和运行DRC的详细操作步骤。     

中频接收电路的版图设计

中频接收电路的版图设计一般会采用Cadence版图设计工具。版图的设计包括单元库建立、平面布置和布局、细节布线和全局布线以及DRC和LVS规则检查。文章将主要从这四个方面阐述中频接收电路的版图设计。     

一种中频接收电路的版图设计

利用Cadence版图设计工具采用B300工艺对一种中频接收电路芯片的版图设计实例,阐述了模拟集成电路版图的设计过程,论述了包括单元库建立、布局、布线、设计规则检查（DRC）和版图对照原理图检查（LVS）等在内的设计步骤以及进行每一步骤的具体方法,尤其对布局和布线这样的关键步骤进行了重点讨论。最后给出了完整的芯片版图。     

FFT处理器寄生参数提取和静态时序分析

本文在简要介绍寄生参数提取工具Star-RCXT和静态时序分析工具PrimeTime的基础上,对已通过物理验证工具Calibre DRC和LVS的FFT处理器版图用Star-RCXT工具进行了基于CCI的寄生参数提取,得到内部互连网络的详细寄生电容和电阻值.最后,用PrimeTime工具进行了精确的版图时序分析.     

双极模拟集成电路版图验证程序的开发及应用

在引进CADENCE软件的基础上，开发适用于双极模拟集成电路的版图验证程序。对版图进行了全面的几何设计规则的检查（DRC），并将版图和线路图进行比较（LVS），以确保版图设计的正确性。     

基于calibre的MIC总线控制器专用集成电路版图检查

本文通过Calibre工具在MIC总线控制器远程模块专用集成电路版图中的应用，阐述了Calibre版图检查工具较之通常使用的Dracula工具的诸多优点，介绍了基于Calibre工具的DRC和LVS检查的特点及使用方法。     

通用集成电路设计规则检查

文章介绍了利用SUN工作站上Cadence中的Dracula工具进行集成电路设计规划检查（DRC）的全过程;较详细地介绍了DRC文件的编写、运行及输出结果的查看,并给出了实例。     

VLSI集成电路版图点到点三维电阻计算

在超大规模集成电路（VLSI）电路设计中,两点之间的等效电阻是设计人员所要考虑的重要参数。随着深亚微米工艺的广泛应用,版图形体日趋复杂,现有版图电阻提取工具的计算方法已难满足精度要求。本文提出了对于不同种类的三维复杂形体,其电阻网络采用不同的提取方法。对于简单形体采用解析法,对于复杂形体通过三维边界元计算方法提取版图电阻。基于提取的电阻网络,通过求解电路方程计算两点之间的等效电阻。实验表明,此方法对于实际电路设计中任意两点等效电阻计算,相比较于现有工具的方法具有计算速度快,计算精度高,计算效果好等特点。     

基于ILT的版图自动层次构造算法

在超大规模集成电路设计中，随着版图规模的急速增大，采用层次(hierarchieal)版图验证的方法成为提高计算效率的关键。版图中存在大量重复单元的阵列，单元边界问题处理策略的选择．是决定版图层次验证工具效率的一个关键。文章采用了基于版图倒序树(ILT)的自动构造皈图层次的算法，使扁平的版图形成多个层次，利用新增单元版图规模的压缩达到加速处理边界问题的效果，提高了版图层次验证工具的效率。     

Cadence版图设计环境的建立及设计规则的验证

对版图设计需要的工艺库(technology file)文件、显示(display)文件的书写进行了详细分析，并对设计规则验证(DRC)中遇到的问题进行了解释。     

多晶高阻长度对多晶电阻方块值的影响

在集成电路中光刻、腐蚀、横向扩散等工艺步骤常会引起电阻阻值的变化,因此在集成电路版图绘制过程中,版图画法对电阻的影响很大。在集成电路设计过程中电阻通常都设计得比较长,容易忽略电阻长度对阻值的影响。当需要将电阻长度设计得较小时,势必要考虑电阻长度对集成电路阻值的影响。在一些不同的工艺中,电阻变短时电阻长度对阻值的影响趋势很可能相反。对比不同工艺中多晶电阻制造的原理,通过流片取得一家工艺厂实际电阻的阻值,分析并比较与其类似的工艺,同时对比另一家工艺厂电阻阻值随长度变化的影响,给出区分多晶电阻长度对阻值影响的判别依据。     

Aether原理图驱动版图工具Device Matching功能的原理与实现

本文针对Aether原理图驱动版图工具中的器件匹配功能的原理与机制予以论述。本文首先探讨当前深亚微米工艺下进行器件失配的由来;其次描述了器件匹配的原理;最后针对设计工艺中不同的器件类型晶体管(MOS)、电阻(Resistor)等进行匹配实现,并基于Aether原理图驱动版图工具给出该功能实现的实际效果图,提出了产品化过程中注意到一些问题。市场实践表明,该功能在版图设计过程中能够帮助版图工程师快速完成匹配器件的版图生成,从而极大提高了版图工程师的设计效率。     

基于Skill语言的版图数据处理程序开发

G3600图形发生器采用光栅曝光,只能识别矩形或旋转的矩形.然而,Cadence软件中的Virtuoso版图工具未提供将不规则图形转换为矩形的功能,需要借助Skill语言在Cadence的Virtuoso版图工具上对版图数据进行二次开发.文章以圆为例,列举了Skill版图处理程序的思路和构成.     

标准单元版图综合工具PLS

文章介绍了一种标准单元版图综合工具（ｃｅｌｌ ｌａｙｏｕｔ ｓｙｎｔｈｅｓｉｓ ｓｙｓｔｅｍ）,这是一种完全自动化的ＥＤＡ工具,它能根据输入单元电路网表和设计规则及单元库高度等参数自动生成符合设计要求且满足设计规则的单元版图。系统采用了改进的布图模式,得出了面积和电性能更加优化的单元版图。文中介绍了系统的设计流程,分析了系统采用的核心布局布线算法,以及在算法实现过程中为适应单元版图的特点和提高效率     

SprjngSoft携手Mentor推进业界迈入面向SIGN-OFF定制版图流程

Spring Soft日前发布其具备全新面向sign—off版图流程的Laker定制版图软件,而明导国际也同步发表全新Calibre Real Time平台。Calibre Real Time提供在Laker Open Access（OA）版图环境中的实时设计规范检查（DRC）功能,实现在设计建立时的sign—off质量物理验证。这项独家功能让Laker用户能够以更短时间产生高质量的定制版图,     

集成电路版图布局对电阻精度的影响

本文主要介绍了集成电路版图布局对电阻精度的影响。随着集成电路的发展,半导体器件的特征尺寸不断减小,版图设计过程中产生的一些寄生参数对芯片的影响会越来越大,版图质量的好坏,大大影响着芯片的良率,甚至影响着芯片的成败。本文在相同电路设计的前提下,改变版图布局方式,研究了不同版图布局对电阻精度的影响,依据公式计算并给出对比结果,总结了要得到精确电阻值应采用的版图布局方式。     

Turbo Toolbox在集成电路版图设计中的妙用

掩模版图设计是实现集成电路制造的重要环节。版图设计常用的工具是Cadence公司的Virtuoso Layout Editor。本文介绍的Turbo Toolbox,可内嵌于Virtuoso Layout Editor中,集总版图工具,简化命令序列,实现更复杂,更具设计化的操作,大大提高版图工作效率。     

CMOS单元版图生成算法综述

基于库单元的ASIC设计方法对单元版图自动生成工具提出了很高的要求。CMOS单元版图生成可分成MOS管布局、单元内布线和版图压缩三步。文章从不同的单元版图布图样式出发,综述布局、布线及压缩算法的发展现状,具体介绍几个单元版图生成系统,最后指出了该研究领域存在的问题。     

基于线扫描的VLSI版图几何验核心算法的固化

ＶＬＳＩ集成度的飞速提高使设计过程复杂化，也对版图验试工具的处理能力与能力提出了更高的要求。将版图验证的核心算法固化在专用硬件上，是一类非常有效的方法。     

高压功率VDMOS元胞的研制

基于Sentaurus TCAD仿真软件,在外延层参数与生产工艺确定的情况下,通过调整元胞的多晶硅长度优化特征导通电阻,并通过对版图元胞面积的准确计算,设计了三款导通电阻目标值为2.4,3.0和3.3Ω的高压功率VDMOS芯片。流片结果显示,导通电阻的平均值与版图计算值吻合度均超过96%,表明了该设计方法、仿真参数及版图设计具有较高的可靠性。