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提出了一种用于20bit Σ-Δ数模转换器中的内插滤波器的有效实现方法,内插滤波器的过采样率为128. 该方法使用多级结构以降低滤波器系数的复杂度和有限字长效应. 同时提出了基于系数混合基分解的多相半带滤波器的无乘法器实现方法,它降低了控制逻辑的复杂程度,并大大节省了芯片面积. 芯片采用0.13μm CMOS工艺实现,整个插值滤波器面积小于0.63mm2. 整个电路系统仅用简单的硬件单元实现,且结构规整,这有利于大规模集成电路制造,并可应用于高精度数据转换电路中. 相似文献
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Design and Implementation of a Novel Area-Efficient Interpolator 总被引:4,自引:1,他引:3
提出了一种插值滤波器的设计与实现的新方法,并最终将其实现.该方法适合于过采样数模转换器.为减小芯片面积及设计复杂度,采用一种等同子滤波器级联设计方法,并对其改进.同时,提出了一种新型的等同子滤波器实现结构,进一步减少了芯片实现所需的硬件.测试结果表明,芯片达到了设计指标,节省了芯片面积,并显示出良好的噪声抑制性能.该数字插值滤波器已经被成功应用于一款过采样数模转换器. 相似文献
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提出了WOLA(Weighted Overlap-Add)并行结构的低时延DFT滤波器组的设计和FPGA实现方法.为降低系统总体时延,在综合考虑传递失真、混迭失真的基础上,将群时延引入系统目标函数,并采用非对称综合原型滤波器设计方法,提出迭代算法,实现了DFT滤波器组低时延优化设计.通过对DFT滤波器组中分析和综合功能的关键模块采用多路并行乘法、多级流水加法链设计,实现了并行的WOLA结构DFT滤波器组,降低FPGA实现的计算时延.整个设计在Xilinx公司的Zynq7020型号FPGA芯片上进行实现.PESQ测试表明,设计的DFT滤波器组能取得较好的语音质量.与串行WOLA结构的实现对比表明,在16kHz语音采样率下,并行的WOLA结构FPGA实现的总时延能降低1.192ms,其中群时延降低12%,计算时延降低29.2%. 相似文献
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提出了一种带有精准调谐结构的有源RC低通滤波器的设计方案,其截止频率为5MHz,并在0.18μm标准CMOS工艺线上流片得到验证.调谐精度达到(-1.24%,+2.16%),测试中得到验证.调谐系统所占芯片面积仅为主滤波器面积的1/4.调谐系统完成调谐功能后会自动关闭,降低了功耗以及对主滤波器的串扰.以50Ω作为源阻抗,滤波器带内3阶交调量(IIP3)好于16.1dBm.滤波器输入参考噪声为36μVrms.滤波器群延迟时间波动测试结果为24ns.滤波器功耗为3.6mW.带有这种调谐结构的滤波器容易被实现,可以用于很多无线低中频应用中,例如全球定位系统、全球通和码分多址等芯片系统中. 相似文献
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提出了一种可变分数延时宽带数字滤波器的优化设计方法,该方法首先采用内插的方法提高采样率,降低信号的归一化带,再采用Farrow结构来实现分数延时,通过抽取,恢复信号的初始采样率.其实现形式采用基于多相滤波的级联结构,使得内插和抽取相互抵消,降低滤波器的阶数,提高运算效率.采用基于FPGA的并行分布式算法,设计利用了器件的结构特点以及与器件特性独立的2种方法,在时域实现了高速、高阶的宽带分数延时滤波器,并在Altera Stratix FPGA上进行了仿真验证,最高工作频率分别为184 MHz和119 MHz. 相似文献
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本文描述的用于Flash ADC的电流内插结构,利用了ADC原有结构中电路的特点,在原有结构的基础上,改进了比较器单元,采用内插的方法减少了器件个数,从而节省了芯片面积,降低了芯片功耗。 相似文献
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可变载频带限信号的重采样,一般归结为按转换比P/Q(P为内插比,Q为抽取比)对原采样序列做内插和抽取。当P值很大时,需要多路内插滤波器,由于抗镜像的需要,滤波器系数矩阵非常庞大,使得高阶重采样难以实现。该文提出一种多项式近似滤波器的方法,用一组低阶多项式近似内插滤波器系数矩阵,简化了滤波器的结构,运算效率高,且内插延迟可任意改变。计算机仿真的结果表明:该结构适用于可变延迟的高阶带限内插滤波器。在一定条件下,误差在容许的范围之内。 相似文献
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本文提出了一种实现频域LMS自适应滤波器的Systolic阵列结构。该阵列结构中引入了多速率技术,对于自适应滤波器中的DFT变换和IDFT变换分别采用串入-并出方式和文中提出的并入-串出方式加以实现。整个结构的突出优点是结构简单、基本单元少、占用芯片面积少。 相似文献
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提出了一种带有精准调谐结构的有源RC低通滤波器的设计方案,其截止频率为5MHz,并在0.18μm标准CMOS工艺线上流片得到验证.调谐精度达到(-1.24%, +2.16%) ,测试中得到验证.调谐系统所占芯片面积仅为主滤波器面积的1/4.调谐系统完成调谐功能后会自动关闭,降低了功耗以及对主滤波器的串扰.以50Ω作为源阻抗,滤波器带内3阶交调量(IIP3)好于16.1dBm.滤波器输入参考噪声为36μVrms.滤波器群延迟时间波动测试结果为24ns.滤波器功耗为3.6mW.带有这种调谐结构的滤波器容易被实现,可以用于很多无线低中频应用中,例如全球定位系统、全球通和码分多址等芯片系统中. 相似文献
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该文提出了一种新型双声道音频Σ-Δ数模转换器(DAC)小面积插值滤波器设计方法。该方法采用左右两个声道复用一个插值滤波器的新型结构,并利用存储器实现第1级半带滤波器,从而降低芯片的实现面积。提出重新排序方法,保证复用后两个声道的同步。设计在TSMC 0.18μm 1.8 V/3.3 V 1P5M CMOS工艺上实现,测试信噪比为106 dB,数字部分芯片的面积仅为0.198 mm2,功耗为0.65 mW。这种设计方法降低了Σ-ΔDAC系统中数字部分的面积和功耗,给模拟部分留有较大的设计裕量,这对模数混合系统的设计具有重要的意义。 相似文献
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抽取滤波器的实现结构研究 总被引:1,自引:0,他引:1
为了减小模数转换器的功耗及芯片面积,通过对抽取滤波器原理的分析,设计了△-∑模数转换器中的数字抽取滤波器,利用结构简单的梳状滤波器和半带滤波器完成了有效结构实现,并结合Matlab工具对该滤波器进行了理论仿真、性能分析。结果表明,通过多级抽取,滤波器功耗和芯片面积都有大幅减少,有效降低了成本,并且能够实现256倍的抽取。 相似文献
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介绍了一种应用于ΣΔADC的抽取滤波器的设计和电路实现方法.通过对传统设计方法的分析,提出了一种可以节省10%硬件利用率的改进方法,同时提出了一种适用于半带滤波器的串并联结构,与传统的半带滤波器相比能够提高50%的硬件利用效率.在面积、速度和功耗的折衷的情况下,灵活应用CSD、CSE和多相分解结构,在0.18μm下实现了0.59 mm2的16位数字抽取滤波器.该滤波器与不应用串并联结构的滤波器相比能够节省18%左右的芯片面积. 相似文献