用于CMOS图像传感器的9位10MS/s低功耗流水线ADC

提出了一个用于CMOS图像传感器的9位10MS/s、低功耗流水线ADC.为降低功耗,该设计通过采用低功耗、宽摆幅的带有增益增强结构的放大器以及将所有单元共用偏置电路的技术来实现，共用偏置技术需要仔细的版图设计和在电路中加入大的去耦合电容来实现。此外,设计中也采用电容阵列DAC来降低功耗，同时,为了增大信号处理范围,设计中还采用低阈值电压的MOS管，该ADC采用4M-1P的0.18μm CMOS工艺设计制造，对芯片的测试结果表明该设计的功耗仅为7mW,相对其他设计是相当低的，该ADC已经应用于30万像素图像传感器系统中,该系统已经流片、测试。     

用于百万像素级CMOS图像传感器的10位50MS/s流水线ADC设计

高速高精度ADC是CMOS图像传感器中的重要部分。随着工艺的进步,低功耗设计已经吸引了很多人的注意。为了在没有降低表现的情况下控制功耗,在本设计采用相同结构放大器共用相同的偏置电路技术,并且采用了共源共栅补偿技术来降低功耗。噪声和不匹配也是流水线ADC中重要的误差源,因此采用了Matlab对这两者进行了仔细的计算和系统仿真。在本文中,提出了一个10位50MS/s的 流水线ADC核心。这个设计可以用于大像素规模的CMOS图像传感器。本设计在表现和功耗上取得了很好的平衡。     

用于百万像素级CMOS图像传感器的10位50MS/s流水线ADC设计

噪声和不匹配是流水线ADC中的重要误差源,采用Matlab软件对它们进行了计算和系统仿真.为了在没有降低表现的情况下控制功耗,采用了相同结构放大器共用相同的偏置电路技术,并且采用了共源共栅补偿技术来降低功耗.还设计并且测试了一个可用于大像素规模CMOS图像传感器系统的10位50MS/s流水线ADC原型.根据测试结果,当采样频率为50MHz时功耗仅为42mW,SINAD为45.69dB.设计在表现和功耗上取得了很好的平衡.     

用于视觉假体的新型高动态范围图像传感器像素单元电路设计

针对于视觉假体的应用领域,本文提出了一种新型的高动态范围的CMOS图像传感器(CMOS Image Sensor,CIS)像素单元电路,该电路采用了列共用单元的条件溢出电容和多次积分技术,大大提高了图像传感器的动态范围,同时使其在低光照时保持较高的灵敏度和信噪比,采用了特许半导体公司的0.35μm CMOS工艺参数对该...     

用于CMOS图像传感器的列并行高精度ADC

设计了一种适用于CMOS图像传感器的列并行Single-slopeADC。采用的列并行ADC,同时对多数据源并行处理,增强了数据吞吐量,特别适用于CMOS图像传感器大像素阵列的数据处理。分析了影响ADC精度的因素,并给出了减小失调的方法。该ADC在0.35μm工艺下成功流片验证,测试结果表明,该ADC,在50MS/s的高数据吞吐量下,实现了CMOS图像传感器的8bit精度的设计要求和17.35mW的低功耗,以及0.62mm2的芯片面积。ADC的DNL=0.8LSB,INL=1.096LSB。     

一种高压低功耗比较器电路的设计

提出了一种高压低功耗比较器电路。该电路基于0.5 μm CMOS工艺设计,采用差分对单端输出结构,利用高压PMOS尾电流进行偏置,实现了降低功耗的目的。结果表明,该电路静态电流约为8.25 μA,工作电压范围为3～18 V,输入失调电压为5 mV,输入失调电流约6 fA,输入偏置电流约2.5 pA。该电路适用于低功耗、高压模拟模拟集成电路领域。     

低照度CMOS图像传感器设计与实现

设计了一种基于电容反馈跨阻放大器型（Capacitive Trans-impedance Amplifier,CTIA）像元电路与双采样（Delta Double Sampling,DDS）的低照度CMOS图像传感器系统。采用CTIA像元电路提供稳定的光电二极管偏置电压以及高注入效率,完成在低照度情况下对微弱信号的读取;同时采用数字DDS结构,通过在片外实现像元积分信号与复位信号的量化结果在数字域的减法,达到抑制CMOS图像传感器中固定图案噪声的目的,进一步提高低照度CIS的成像质量。基于0.35 m标准CMOS工艺对此基于CTIA像元电路的CMOS图像传感器芯片进行流片,像元阵列为256256,像元尺寸为16 m16 m。测试结果表明该低照度CMOS图像传感器系统可探测到0.05 lx光照条件下的信号。     

应用于可穿戴式设备的超低功耗SAR ADC研究与设计

针对便携式可穿戴移动设备的低功耗要求,提出了一种超低功耗逐次逼近型（SAR）模数转换器（ADC）。所提出的SAR ADC在数模转换器（DAC）电容阵列中设计了改进型电容拆分电路来降低系统的功耗和面积;并采用双尾电流型动态比较器架构降低比较器功耗。采用0.18μm CMOS工艺对所提出的SAR ADC进行设计并流片。测试结果表明在1.8V供电电压,采样率为50kHz的条件下,其有效位数为9.083位,功耗仅为1.5μW,优值55.3fJ,所设计的ADC适合于可穿戴式设备的低功耗应用。     

可用于CMOS图像传感器片上集成的电阻网络

为模仿视网膜中水平细胞对图像信息的处理方式,提出了一种能实现空间滤波功能的CMOS电阻网络,仅由水平电阻(HRES)和偏置电路两部分组成,其偏置电路既能提供偏置电压又可作为OTA电压跟随器.该电路结构简单、电路面积小、功耗低,更利于CMOS图像传感器的片上集成.在0.6μmDPDM标准数字CMOS工艺上完成了电路设计和性能仿真.     

用于CMOS图像传感器的12位低功耗单斜坡模数转换器设计

 本文提出了一种应用于CMOS图像传感器中的高精度低功耗单斜坡模数转换器(single slope analog-to-digital converter)设计方案.该ADC方案由可变增益放大器、前置预放大器和动态锁存比较器组成.相比现有的设计方案,本文提出的电路在不牺牲噪声性能的前提下,具有更低的功耗和更小的芯片面积.通过集成列并行的单斜坡模数转换器在最新设计的高精度高速CMOS图像传感器设计中,实验结果证明了设计的有效性.     

用于低噪声CMOS图像传感器的流水线ADC设计及其成像验证

在对低噪声CMOS图像传感器的研究中,除需关注其噪声外,目前数字化也是它的一个重要的研究和设计方向,设计了一种可用于低噪声CMOS图像传感器的12 bit,10 Msps的流水线型ADC,并基于0.5μm标准CMOS工艺进行了流片。最后,通过在PCB测试版上用本文设计的ADC实现了模拟输出的低噪声CMOS图像传感器的模数转换,并基于自主开发的成像测试系统进行了成像验证,结果表明,成像画面清晰,该ADC可作为低噪声CMOS图像传感器的芯片级模数转换器应用。     

一种应用于CMOS图像传感器的片上内插式ADC设计

设计了一种用于1024×1024CMOS图像传感器的内插式模数转换器（ADC）结构。转换采用并行处理方式,采用内插式结构,与流水线ADC相比速度更快。电路采用失调纠正技术和衬底驱动技术设计了1个低失调电压的前置全差分两级跨导运算放大器（OTA）,PMOS管作为电阻产生与锁存阈值电压相交的基准电压,具有较高的精度。基于0．35μmCMOS工艺的仿真结果表明,该ADC的DNL=0．45LSB,INL=0．65LSB,可以满足CMOS图像传感器芯片级ADC的高速高精度要求。     

0.13 μm CMOS 60 dB SFDR的8 bit 250 MS/s模数转换器

论述了一种高速度低功耗的8位250 MHz采样速度的流水线型模数转换器(ADC).在高速度采样下为了实现大的有效输入带宽,该模数转换器的前端采用了一个采样保持放大器(THA).为了实现低功耗,每一级的运放功耗在设计过程中具体优化,并在流水线上逐级递减.在250 MHz采样速度下,测试结果表明,在1.2 V供电电压下,所有模块总功耗为60 mw.在19 MHz的输入频率下,SFDR达到60.1 dB,SNDR为46.6 dB,有效比特数7.45.有效输入带宽大于70 MHz.该ADC采用TSMC 0.13μm CMOS 1P6M工艺实现,芯片面积为800 μm×700μm.     

A 10-bit 205-MS/s 1.0- mm2 90-nm CMOS Pipeline ADC for Flat Panel Display Applications

This paper describes a 10-bit 205-MS/s pipeline analog-to-digital converter (ADC) for flat panel display applications with the techniques to alleviate the design limitations in the deep-submicron CMOS process. The switched source follower combined with a resistor-switch ladder eliminates the sampling switches and achieves high linearity for a large single-ended input signal. Multistage amplifiers adopting the complementary common-source topology increase the output swing range with lower transconductance variation and reduce the power consumption. The supply voltage for the analog blocks is provided by the low drop-out regulator for a high power-supply rejection ratio (PSRR) under the noisy operation environment. The pipeline stages of the ADC are optimized in the aspect of power consumption through the iterated calculation of the sampling capacitance and transconductance. The ADC occupies an active area of 1.0 mm² in a 90-nm CMOS process and achieves a 53-dB PSRR for a 100-MHz noise tone with the regulator and a 55.2-dB signal-to-noise-and-distortion ratio for a 30-MHz 1.0-V_PP single-ended input at 205 MS/s. The ADC core dissipates 40 mW from a 1.0-V nonregulated supply voltage.     

一种0.18μm数字工艺的12bit 100MS/s流水线型ADC设计

描述一个基于TSMC 0.18μm数字工艺的12 bit 100 Ms/s流水线模数转换器的设计实例。该模数转换器采用1.5bit每级结构,电源电压为1.8V。包括十级1.5 bit/stage和最后一级2bit Flash模数转换器,共产生22bit数字码,数字码经过数字校正电路产生12 bit的输出。该模数转换器省去了采样保持电路,电路模块包括:各个子流水级、共模电压生成模块、带隙基准电压生成模块、开关电容动态偏置模块、系统时钟生成模块、时间延迟对齐模块和数字校正电路模块。为了实现低功耗设计,在电路设计中综合采用了输入采样保持放大器消去、按比例缩小和动态偏置电路等技术。ADC实测结果,当以100 MHz的采样率对10MHz的正弦输入信号进行采样转换时,在其输出得到了73.23dB的SFDR,62.75dB的SNR,整体功耗仅为113mW。     

An area-efficient 55 nm 10-bit 1-MS/s SAR ADC for battery voltage measurement

An area-efficient CMOS 1-MS/s 10-bit charge-redistribution SAR ADC for battery voltage measurement in a SoC chip is proposed. A new DAC architecture presents the benefits of a low power approach without applying the common mode voltage. The threshold inverter quantizer(TIQ)-based CMOS Inverter is used as a comparator in the ADC to avoid static power consumption which is attractive in battery-supply application. Sixteen level-up shifters aim at converting the ultra low core voltage control signals to the higher voltage level analog circuit in a 55 nm CMOS process. The whole ADC power consumption is 2.5 mW with a maximum input capacitance of 12 pF in the sampling mode. The active area of the proposed ADC is 0.0462 mm2 and it achieves the SFDR and ENOB of 65.6917 dB and 9.8726 bits respectively with an input frequency of 200 kHz at 1 MS/s sampling rate.