带p埋层表面注入硅基LDMOS模型与优化

提出一种带p埋层的表面注入硅基LDMOS高压器件新结构,称为BSI LDMOS(surface implanted LDMOS with p buried layer).通过表面注入n 薄层降低导通电阻,p埋层不但改善横向表面电场分布,提高击穿电压,而且增大漂移区优化浓度.求解电势的二维Poisson方程,获得表面电场和击穿电压的解析式,研究结构参数对表面电场和击穿电压的影响,数值与解析结果吻合较好.结果表明:与常规结构相比较,BSI LDMOS大大改善了击穿电压和导通电阻的折衷关系.     

薄型双漂移区高压器件新结构的耐压分析

提出与CMOS工艺兼容的薄型双漂移区(TD)高压器件新结构.通过表面注入掺杂浓度较高的N-薄层,形成不同电阻率的双漂移区结构,改变漂移区电流线分布,降低导通电阻;沟道区下方采用P离子注入埋层来减小沟道区等位线曲率,在表面引入新的电场峰,改善横向表面电场分布,提高器件击穿电压.结果表明:TD LDMOS较常规结构击穿电压提高16%,导通电阻下降31%.     

阶梯掺杂薄漂移区RESURF LDMOS耐压模型

提出硅基阶梯掺杂薄漂移区RESURF LDMOS耐压解析模型.通过分区求解二维Poisson方程,获得阶梯掺杂薄漂移区的二维表面电场和击穿电压的解析表达式.借助此模型研究击穿电压与器件结构参数的关系,其解析与数值结果吻合较好.结果表明:在导通电阻相近情况下,阶梯掺杂漂移区LDMOS较均匀漂移区的击穿电压提高约20%,改善了击穿电压和导通电阻的折衷关系.     

阶梯掺杂薄漂移区RESURF LDMOS耐压模型

提出硅基阶梯掺杂薄漂移区RESURF LDMOS耐压解析模型.通过分区求解二维Poisson方程,获得阶梯掺杂薄漂移区的二维表面电场和击穿电压的解析表达式.借助此模型研究击穿电压与器件结构参数的关系,其解析与数值结果吻合较好.结果表明:在导通电阻相近情况下,阶梯掺杂漂移区LDMOS较均匀漂移区的击穿电压提高约20%,改善了击穿电压和导通电阻的折衷关系.     

具有p型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

具有P型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

RESURF LDMOS功率器件表面场分布和击穿电压的解析模型

提出了RESURF LDMOS功率器件的表面电场分布和击穿电压的解析模型.根据二维泊松方程的求解,得到了与器件参数和偏压相关的表面电场和电势分布解析表达式.在此基础上,推出了为获得击穿电压和比导通电阻最好折中的优化条件.该解析结果与半导体器件数值分析工具MEDICI得到的数值分析结果和先前的实验数据基本一致,证明了解析模型的适用性.     

埋层深度对Triple-RESURF LDMOS纵向电场和击穿电压的影响

研究了P埋层深度对体硅 Triple-RESURF LDMOS纵向电场和击穿电压的影响。分析表明,当P型埋层靠近器件表面时,纵向电场平均值较小,击穿电压较低;当P型埋层靠近衬底时,优化漂移区浓度较低,器件比导通电阻较大;当P型埋层位于漂移区中部时,器件的BV2/Rs,on设计优值最大。指出了P型埋层在漂移区不同区域时击穿点的位置,以及对应的漂移区浓度取值范围,为横向高压Triple-RESURF LDMOS的设计提供了参考。     

700V三层RESURF nLDMOS优化设计

提出了一种利用高能离子注入形成的700 V三层RESURF结构nLDMOS.与双RESURF结构漂移区表面注入形成P-top层不同,三层RESURF结构在漂移区内部形成P型埋层,漂移区表面保留一条N型导电通路,导通电阻有所降低.利用Sentaurus TCAD仿真软件,分析各参数对器件击穿电压和导通电阻的影响.与普通单RESURF和双RESURF结构相比,三层RESURF LDMOS器件的优值(FOM)得到提高,三种结构的优值之比为1∶1.75∶2.03.     

一种带埋层的超低比导通电阻槽型LDMOS

提出了一种带n型浮空埋层的超低比导通电阻的变k槽型LDMOS(TLDMOS)。新结构在漂移区内引入变介电常数(VK)的深槽结构和自驱动的U型p区,不仅可提高漂移区的掺杂浓度,还可优化体内电场分布。衬底中引入的n埋层在器件阻断时进一步调制漂移区的电场分布。同时,额外p衬底/n埋层结的引入提高了LDMOS的纵向耐压。导通时,由于集成低压电源施加于U型p区,在其周围产生的电子积累层使器件在不增加栅电荷的情况下显著降低了比导通电阻(Ron,sp)。仿真结果表明,与传统TLDMOS相比,在相同元胞尺寸下,新结构的击穿电压提高了59.3%,Ron,sp降低了86.3%。