基于FPGA的高性能浮点型FFT处理器设计

根据基2分解的FFT算法理论,采用了流水线与并行结合的方式,设计了一种基于FPGA芯片的FFT计算模块.该模块由地址控制单元和存储单元配合蝶形运算单元,实现了计算长度为1 024点、数据类型为32位浮点型的FFT计算.测试结果表明,该模块在CycloneIII芯片中耗用3 928个LE和123kb的存储器资源,稳定工作频率可达110 MHz,完成1 024点FFT变换时间为95.66μs,具有良好的运算性能.     

一种IEEE802.11n流水线FFT/IFFT的实现

为了解决无线通信系统结构复杂、硬件占用大的问题,设计了一种优化的流水线型FFT/IFFT处理器。该FFT处理器专为IEEE802.11n协议中SISO-OFDM系统设计,根据SISO-OFDM需完成64点、128点快速傅里叶变换(FFT)的特点,FFT处理器选择基2、基4混合算法,单路延迟反馈结构。硬件实现中,采用优化的蝶形运算单元,精简了旋转因子的存储,并设计了动态存取的输出寄存器等,输入输出位宽为10 bit时,在UMC 0.11μm CMOS工艺下将硬件描述优化成逻辑门阵列,面积约为0.3 mm2。与传统的存储器结构FFT相比,大大减少了硬件开销和芯片面积及电路功耗。     

任意2~k点存储器结构傅里叶处理器

针对任意2k点数快速傅里叶变换(FFT)运算,设计并实现一种拥有并行地址无冲突策略的存储器结构FFT处理器.该策略可以支持原位回存,连续帧计算模式,可变多种点数和任意2k长度的FFT运算.通过这种地址策略,FFT处理器所能达到的吞吐率由每一级抽取时的限制条件集合个数所决定.因此这种地址策略可以通过改变计算单元基底和调整计算单元并行度的方式可控地调整吞吐率.为了验证本地址策略的可行性,设计一款应用于长期演进(LTE)系统的128~2 048点的可配置FFT处理器.处理器采用中芯国际55nm CMOS工艺实现,在122.88 MHz工作频率下内核面积为0.615mm2,功耗为32.4mW.FFT处理器的ASIC结果表明所提策略具有优秀的计算长度灵活性,硬件效率,可以支持任意2k长度的FFT计算.     

基于改进旋转因子的高性能FFT硬件设计

针对FFT硬件实现中旋转因子模块占用资源较多的问题,设计高性能单路延时反馈结构的基2²快速傅里叶变换. 采用CORDIC与MCM混合的方法设计旋转因子模块,实现了无需常规乘法器的FFT架构,不必占用DSP48E资源. 对于旋转角度数量较少的W₁₆旋转因子模块,采用基于三输入加法器的MCM方法设计,将加法器数量降到最低. 对于旋转角度数量较多的W₆₄、W₂₅₆和W_{1 024}模块,采用CORDIC方法设计. 依据旋转角度的数学规律,设计旋转角度实时生成模块,与传统的CORDIC方法相比,不需要占用ROM资源,避免了复杂的寻址逻辑和时序控制. 与其他构架相比,设计的16 bit 64点快速傅里叶变换在Xilinx Virtex-7上将单位slice吞吐率提高了35.20%,256点FFT在Virtex-5上提高了30.37%,1 024点FFT在Virtex-7上提高了25.38%.     

LTE系统中可配置FFT/IFFT的设计与实现

针对3GPP长期演进(LTE)系统中载波数目可变以及存在非2n点的特点,提出了一种点数可变、支持非2n点的快速傅里叶变换/逆变换(FFT/IFFT)设计方案.通过采用流水线乒乓结构,利用基2、基3、基4混合基结构实现了高速可配置的FFT/IFFT.将旋转因子统一存储,同时对地址生成单元进行优化,使输入、输出数据共用RAM,可以节约100kbit左右的存储空间.仿真和综合结果表明,该设计方案满足LTE高速系统中各种带宽下FFT/IFFT的要求.     

基于DSP的冲击振动实时测试分析系统

本文介绍了一种以高速DSP数字信号处理器为基础的冲击振动测试系统.系统中分裂基、旋转矢量FFT的递归算法的应用实现了对冲击振动信号的快速频谱分析.该系统具有高速实时测试能力.     

多带超宽带系统OFDM调制模块设计与分析

采取大规模可编程逻辑器件(FPGA),使用硬件描述语言(Verilog)对超宽带(UWB)系统发射机基带部分关键模块(OFDM)进行设计,采用了一种新的基四的算法进行128点FFT变换,只需使用四个蝶形就可完成128点的FFT变换,降低了系统设计的复杂度,并且可以降低芯片内部的乘法单元使用数量,最后,对该算法进行了仿真验证。     

用于802.11p的低功耗紧凑型FFT处理器的研究

符合802.11p协议标准的基带与射频芯片是车载无线宽带通信系统的核心,其性能直接决定了车载无线宽带通信系统的性能。快速傅里叶变换(FFT)处理器是决定无线基带芯片性能的核心电路,该文通过分析FFT算法的特点,设计了一种用于802.11p的低功耗紧凑型64点处理器。该FFT处理器采用块浮点运算技术与单蝶形并行结构,极大地提高了FFT处理器的数据运算精度与运算速度。     

高速广义多载波解调的低成本硬件优化设计

针对广义多载波解调,设计了一种输出符合多相滤波器串行输入的512点流水线结构逆快速傅里叶变换处理器,从而避免了系统中额外的数据存储,减少了系统总体的硬件开销和运算延时.处理器基本运算单元采用一种输入正序、输出正序的新型基23单路延时本地反馈结构.经过三级基本单元和一级深度为64的缓存后,最终输出为按逆快速傅里叶变换计算结果以因子8抽取的序列.在具体实现中,还提出了一种提取公因值的方法来优化旋转因子的存储.该处理器用FPGA验证,相比传统基23单路延时反馈结构和基8前向反馈结构,存储资源可分别减少30%和67%,并且比单路延时反馈结构输出延时减少约43%.     

基于FPGA的超高速FFT硬件实现

介绍了频域抽取基二快速傅里叶运算的基本原理;讨论了基于FPGA达4 096点的大点数超高速FFT硬件系统设计与实现方法,当多组大点数进行FFT运算时,利用FPGA内部大容量存储资源,采用乒乓结构进行流型运算,提高FFT运算速度,同时保证结果的准确性;对实际硬件进行了FFT运算测试,测试结果证明了系统的可行性和正确性,并且利用该硬件系统成功完成了星载SAR实时成像处理。     

块浮点FFT处理器的有限字长效应分析

研究了基于基8算法的块浮点FFT处理器的有限字长效应问题,提出了一种基于理论统计分析的静态模型。在不考虑输入信号的量化误差和系数量化误差情况下,对基8单元和加权过程的误差进行了分析;给出了有限字长效应所造成的误差随着频率点数和级数的变化趋势。通过SPEED开发平台得到的硬件仿真结果验证了该方法估计字长效应的正确性,可以将其应用于工程分析。     

基于FPGA的蝶形运算的设计与实现

本文以FFT算法和CORDIC算法为基础,通过理论分析,提出一种改进的CORDIC流水线结构并设计了FFT的蝶形运算单元,将硬件不易于实现、运算缓慢的乘法单元转换成硬件易于实现、运算快捷的加法单元,并根据基4算法的寻址特点设计了简单快速的地址发生器。系统整体采用流水线的工作方式,使整个系统的数据交换和处理速度得以提高,经过时序仿真和硬件仿真验证,运行速度达到100MHz以上。     

ASIC Design and Implementation for Digital Pulse Compression Chip

A novel ASIC design of changeable-point digital pulse compression (DPC) chip is presented. System hardware resource is reduced to one third of the traditional design method through operations sharing hardware, i.e. let FFT, complex multiplication and IFFT be fulfilled with the same hardware structure. Block-floating-point scaling is used to enhance the dynamic range and computation accuracy. This design applies parallel pipeline structure and the radix-4 butterfly operation to improve the processing speed. In addition, a triple-memory-space (TMS) configuration is used that allows input, computation and output operations to be overlapped, so that the dual-butterfly unit is never left in an idle state waiting for I/O operation. The whole design is implemented with only one chip of XC2V500-5 FPGA. It can implement 1 024-point DPC within 91.6μs. The output data is converted to floating-point formation to achieve seamless interface with TMS320C6701. The validity of the design is verified by simulation and measurement results.     

基于CORDIC的基4-IFFT／FFT算法的硬件实现

该文给出了一种基于CORDIC的基4-IFFT／FFT算法,只需加减法和移位即可实现乘法。在QuartusⅡ上建立了一个VHDL无乘法器递归结构的仿真模型进行验证,在CycloneⅡ系列的开发板上完成硬件实现。实验结果表明,对于1024点的FFT运算,该文给出的算法相比于级联结构可节省55％的硬件资源。对于20MHz下的64点FFT运算,时间约为13μs。整个算法成本低,速度较快又采用模块化思想设计,可移植性强,通用性好,在可见光OFDM调制解调系统中有很好的应用前景。     

实信号二维FFT的高效算法

针对实信号频谱的特点，对一维基２时域抽点ＦＦＴ算法做了改进．在此基础上，导出了一个实信号二维ＦＦＴ的高效算法，它可节省一半的存贮空间，计算量减少接近一半．     

高性能二维FFT信号处理器

文中给出了一种利用ＴＭＳ３２０Ｃ４０实现二维ＦＦＴ的高速信号处理器，介绍了矢量基二维ＦＦＴ算法在设计时的应用，讨论了信号处理器的设计并给出了利用ＴＭＳ３２０Ｃ４０仿真器完成的软件仿真测试结果。