高速CMOS锁相环

高速ＣＭＯＳ锁相环曾庆贵锁相环（ＰＬＩ－）的工作原理早在３０．年代就提出来了，但是只有在各种锁相环集成电路相继上市之后，它在电子技术各个领域才得到日益广泛的应用。现在锁相环已成为电子设备中常用的一种基本部件。在高速ＣＭＯＳ７４系列中也开发了几种ＰＬＬ...     

一种高速CMOS电荷泵锁相环设计

文章描述了一种高速CMOS电荷泵锁相环设计与仿真。电路设计基于TSMC 2．5V 0．25μm CMOS工艺。用Cadence Artist Analog对电路仿真的结果显示,用它可以实现快速锁定和较低的功耗。     

一种高速低功耗低相位抖动CMOS锁相环

文章描述了基于电流模压控振荡器的锁相环的设计和仿真,锁相环的所有部件都设计在同一芯片上。电路设计基于1．2μmCOMS工艺。HSPICE仿真结果显示,锁相环在5V外加电源电压时,工作在16MHz到350MHz宽的频率范围内,峰－峰相位抖动小于12．5ps,功耗为20mW,锁相环的锁定时间小于600ns。     

高速CMOS全数字锁相环

高速ＣＭＯＳ全数字锁相环曾庆贵本文介绍高速ＣＭＯＳ全数字锁相环７４Ｉ４Ｃ２９７它是从ＴＴＬ全数字锁相环ＳＮ７４ＬＳ２９７移植过来的，具有相同的功能和管脚排列。７４ＨＣ２９７不但有高速ＣＭＯＳ数字电路的一切优点，还有下列特点：数字设计避免模拟补偿误差；...     

一种高性能CMOS带隙电路的设计

文章提出一种CMOS带隙参考源（BGR）电路设计，它可以在很宽的电压范围内有效的工作，能够在12．8V，10V范围内实现稳定工作，抗干扰能力强，结构相对简单，由CMOS运放，二极管以及电阻组成，用常规的0．6um CMOS工艺制作，在模拟环境下仿真结果表明其最小工作电压为2．75V，完全能够满足锁相环设计的要求。     

一种低功耗射频CMOS电荷泵锁相环的设计

CMOS电荷泵锁相环的应用越来越广泛,这也加强了人们该内容的研究与分析。过去,受各方面技术原因的限制,CMOS电荷泵锁相环在具体应用过程中的能量消耗较大,这对其应用造成了一定的不良影响,而近几年随着各项技术的逐渐成熟,人们加强了对低功耗射频CMOS电荷泵锁相环设计的研究,从而满足低功耗、快速锁定要求。目前,人们在该项内容的研究上已经取得了一定的成绩,但是与期望的标准还存在一定差距。文章研究了一种低功耗射频CMOS电荷泵锁相环的设计。     

无线收发器中高速电荷泵锁相环电路的设计

文章介绍了一种用于高速频率合成器芯片中的自适应电荷泵电路。该设计能根据输出电压自动调节充放电电流,有效地解决了充放电电流失配问题;采用差分电路结构,通过开关充放电管栅极,提高了电路转换速度,有效地抑制了过冲注入电流;电路采用TSMC 0.25um CMOS工艺实现,可在低电压、高频率下可靠工作。     

CMOS锁相环PLL的设计研究

在阅读大量锁相近十年发表的英文文献的基础上,对锁相环的设计及特性做了深入的分析,并对锁相环的主要部件相频检测器和压控振荡器的结构和特性做了比较和总结。     

电流模式CMOS高频集成锁相环

本文报道了一种电流模式高频ＣＭＯＳ锁相环,该锁相环由鉴相器、低通滤波器及电流控制高频振荡器组成。采用２μｍ工艺参数,用ＰＳＰＩＣＥ（ＬＥＶＥＬⅡ）进行模拟表明,该电路能在１７ＭＨｚ￣５０ＭＨｚ的频率范围内工作。     

A monolithic K-band phase-locked loop for microwave radar application

A monolithic K-band phase-locked loop(PLL) for microwave radar application is proposed and implemented in this paper. By eliminating the tail transistor and using optimized high-Q LC-tank, the proposed voltage-controlled oscillator(VCO) achieves a tuning range of 18.4 to 23.3 GHz and reduced phase noise. Two cascaded current-mode logic(CML) divide-by-two frequency prescalers are implemented to bridge the frequency gap, in which inductor peaking technique is used in the first stage to further boost allowable input frequency. Six-stage TSPC divider chain is used to provide programmable division ratio from 64 to 127, and a second-order passive loop filter with 825 kHz bandwidth is also integrated on-chip to minimize required external components. The proposed PLL needs only approximately 18.2 μs settling time, and achieves a wide tuning range from 18.4 to 23.3 GHz, with a typical output power of -0.84 dBm and phase noise of 91:92 dBc/Hz@1 MHz. The chip is implemented in TSMC 65 nm CMOS process, and occupies an area of 0.56 mm² without pads under a 1.2 V single voltage supply.     

锁相环频率综合器中高性能电荷泵设计

本文基于0.18μm CMOS工艺设计并实现了一种新的高性能电荷泵电路。采用宽输入范围的轨到轨运算放大器和自偏置共源共栅电流镜技术提高了电荷泵在宽输出电压范围内的电流匹配精度;同时,提出通过增加预充电电流源技术来提高电荷泵的初始充电电流,以缩短CPPLLs的建立时间。测试结果表明电荷泵在0.4～1.7V输出电压范围内失配电流小于0.4%,充电电流为100μA,预充电电流为70μA。在1.8V电源电压下,电荷泵电路锁定时的平均功耗为0.9mW。     

Design of a high performance CMOS charge pump for phase-locked loop synthesizers

A new high performance charge pump circuit is designed and realized in 0.18μm CMOS process. A wide input ranged rail-to-rail operational amplifier and self-biasing cascode current mirror are used to enable the charge pump current to be well matched in a wide output voltage range.Furthermore,a method of adding a precharging current source is proposed to increase the initial charge current,which will speed up the settling time of CPPLLs.Test results show that the current mismatching can be less than 0.4%in the output voltage range of 0.4 to 1.7 V,with a charge pump current of 100μA and a precharging current of 70μA.The average power consumption of the charge pump in the locked condition is around 0.9 mW under a 1.8 V supply voltage.     

一种适用于“模一”多带OFDM超宽带系统中跳频产生的3.96GHz锁相环

A fully integrated phase-locked loop（PLL） is presented for a single quadrature output frequency of 3.96 GHz.The proposed PLL can be applied to mode-1 MB-OFDM UWB hopping carrier generation.An adaptive frequency calibration loop is incorporated into the PLL.The capacitance area in the loop filter is largely reduced through a capacitor multiplier.Implemented in a CMOS process, this PLL draws 13.0 mA current from a single 1.2 V supply while occupying 0.55 mm2 die area.Measurement results show that the PLL achieves a phase noise of-70 dBc/Hz at 10 kHz offset and-113 dBc/Hz at 1 MHz offset.The integrated RMS jitter from 1 kHz to 10 MHz is 2.2 ps.The reference spur level is less than-68 dBc.     

A 3.96 GHz phase-locked loop for mode.1 MB-OFDM UWB hopping carrier generation

PLL achieves a phase noise of-70 dBc/Hz at 10 kHz offset and -113 dBc/Hz at 1 MHz offset. The integrated RMS jitter from 1 kHz to 10 MHz is 2.2 ps. The reference spur level is less than -68 dBc.     

锁相环在微机保护中的应用

针对微机保护中采用传统的采样方法,采样频率难以自动跟踪被测量的频率变化而发生变化,必然会导致FFT运算产生误差。本文采用锁相环同步采样技术实现对微机保护装置中交流电压、电流信号的频率和相位进行锁定,以提高测量精度和实时性。结合锁相环控制AD7656模数转换芯片的实验,证明整周期同步采样在微机保护装置中的可行性,解决了软件同步采样的实时性差、软件编写复杂等问题。     

一种基于0.25μm CMOS工艺的锁相环电路设计

锁相环在很多领域都得到了广泛应用。本文给出了一款全芯片集成锁相环电路设计,其工作输出频率范围在50M到150M之间,抖动在150ps以内,工作电压为2.5伏,该芯片采用了0.25μmCMOS工艺。本文主要阐述全芯片集成锁相环的设计方法,以及对各个参数的折衷设计考虑,最后给出了一些仿真结果和电路物理版图。     

改进型鉴频鉴相器及电荷泵电路的设计*

本文设计了基于电荷泵架构锁相环电路的两个关键模块—鉴频鉴相器和改进型电流引导电荷泵。基于对扩展鉴相范围和消除死区方法的研究,鉴频鉴相器的性能得以优化。同时,为了保证电荷泵在一个宽输出电压范围内获得良好的电流匹配和较小的电流变化,许多额外的子电路被应用在电路设计中来改进电荷泵的架构。电路采用了标准90 nm CMOS 工艺设计实现并进行测试。鉴频鉴相器鉴相范围的测试结果为-354～354度,改进型电荷泵在0.2～1.1 V的输出电压范围内的电流失配比小于1.1%,泵电流变化小于4%。电路在1.2 V供电电压下的动态功耗为1.3mW。     

一种低抖动电荷泵锁相环的设计

采用动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器,设计了一种低抖动的电荷泵锁相环。基于SMIC 0.18-μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5 V~1.5 V时将电流失配减小到了2%以下。压控振荡器在频率为1 MHz时输出的相位噪声为-94.87 dB在1 MHz,调谐范围为0.8 GHz~1.8 GHz。锁相环锁定后输出电压波动为2.45 mV,输出时钟的峰峰值抖动为12.5 ps。     

一种用于低电压集成锁相环的省面积的双通道环路滤波器

This paper proposes an area-saving dual-path loop filter（LPF）for low-voltage integrated phase-locked loops（PLLs）.With this LPF,output current of the lowpass-path charge-pump（CP）is B times（B〉1）as great as that of the integration-path CP.By adding voltages across these two paths,the zero-capacitance is magnified B times equivalently.As a result,the chip size is greatly reduced.Based on this LPF,a 1.2 V 3.5 GHz-band PLL is fabricated in SMIC 0.18μm RFCMOS technology.Its zero-capacitance is only 1/30 of that in conventional second-order LPFs. Measured data show that,at a frequency of 3.20 GHz,phase noise is–120.2 dBc/Hz at 1 MHz offset,reference spur is–72 dBc,and power is 24 mW.