DDS作为分频器在锁相环中的应用研究

通过对直接数字合成器在锁相环路中作为分频器应用的研究,使频率合成器可以在实现超细频率分辨率的同时达到高的频谱纯度。     

用于微波锁相环的分频器

本文介绍了各种微波分频器的性能、特点以及用分频器实现直接分频锁相的微波频率合成源。     

锁相环设计中的功率分配与分频器配置方法

针对锁相环频率合成器工程设计中的问题,对锁相环参考频率输入端的馈电电路提出改进措施,增强了锁相环参考频率信号的输入功率,为提高相位噪声性能创造了有利条件。对传统的VCO输出T型电阻功率分配网络进行改进,减小了因功率过多分配给锁相环反馈支路所造成的损失,最大限度地把VCO的功率分配给端口负载。并给出了锁相环频率合成器在多频点和单频点信号输出时分频器的通用配置方法。实验验证该理论分析和设计方法的正确性。     

一种用于高速锁相环的整数分频器设计

根据IEEE 802.3ae XAUI协议中锁相环的设计指标,基于65 nm CMOS工艺,设计实现了一种高速可编程整数分频器。采用高性能D型触发器对压控振荡器输出时钟进行预分频,分频器由4/5双模预分频器、2 Bit和5 Bit计数器组成,可实现8~131的连续分频比。[JP]仿真结果表明,在1 V供电条件下,分频器最高工作频率可达4.375 GHz,消耗电流＜0.4 mA。     

微波锁相环中取样鉴相器

本文阐述了一种用于微波频段的取样鉴相器的工作原理，并对它进行了详尽的分析。讨论了脉冲宽度对鉴相器在Ｘ波段及其以下波段及其以下波段均有鉴相输出。     

微波再生式分频器的实验研究

介绍一种微波再生式分频器的设计与实现。再生式分频器与数字分频器相比,它的工作频率高,相位噪声和杂散指标更为优越。设计出8GHz的微波分频电路,经过2次分频,输出信号为4GHz。实验结果表明,该微波再生式分频器输出信号比输入信号的相位噪声改善了约6dB,接近理论值,杂散指标优于-80dBc。     

用于Ka波段锁相环的宽带注入锁定分频器

基于0.13 μm CMOS工艺,提出了一种用于Ka波段锁相环频率综合器的宽带注入锁定分频器。分析了传统注入锁定分频器的结构、自谐振频率和锁定范围。采用2位可变电容阵列和差分信号互补谐振腔直接注入方法,实现了宽带的注入锁定分频。仿真结果表明,当注入信号幅度V_p为0.6 V时,该注入锁定分频器在24.1~35.6 GHz频率范围内的锁定范围为38.5%。与VCO联合仿真,结果表明,该分频器能准确实现二分频,适用于Ka波段锁相环。     

TD-SCDMA射频前置分频器设计

随着3G的到来,通信系统及通信行业产生了很大的变化,TD-SCDMA作为3G标准之一已开始应用,这使中国在3G发展中有了更多的话语权,一方面可以大幅降低设备的价格,另一方面具有国家安全战略意义.为发展TDSCDMA,需要发展全线的TD产业链,其中射频芯片是一个重要的瓶颈.在TD-SCDMA系统收发信机设计中,将采用零中...     

1V,19GHz CMOS分频器设计

对传统分频器电路工作在低电压(1V)时存在的问题进行了分析,在此基础上提出了一种新的分频器电路结构,将NMOS和PMOS管的直流偏置电压分开,有效地解决了分频器在低电压下工作所存在的问题.采用0.18μm CMOS工艺参数进行仿真的结果表明,该分频器在1V的电源电压下,能够工作的最高输入频率为19GHz,功耗仅为2.5mW.     

射频接收机中低抖动双模分频器

对射频接收机中双模分频器的设计和应用进行了研究.提出了一种改进型D-latch以提高双模分频器速度与驱动能力,一种将D-latch与"或"逻辑门集成的结构以降低电路的复杂度.采用TSMC 0.18μm CMOS混合信号工艺实现了用于地面数字电视接收机的除16/17双模分频器.采用0.18μm CMOS标准单元库设计并以与双模分频器同样的工艺实现了可编程吞吐式脉冲分频器.测试结果显示双模分频器的输出抖动小于0.03%,而且能够与可编程吞吐式脉冲分频器良好地配合工作.     

射频接收机中低抖动双模分频器

对射频接收机中双模分频器的设计和应用进行了研究，提出了一种改进型D-latch以提高双模分频器速度与驱动能力,一种将D-latch与“或”逻辑门集成的结构以降低电路的复杂度.采用TSMC0.18μm CMOS混合信号工艺实现了用于地面数字电视接收机的除16/17双模分频器，采用0.18μmCMOS标准单元库设计并以与双模分频器同样的工艺实现了可编程吞吐式脉冲分频器，测试结果显示双模分频器的输出抖动小于0.03%,而且能够与可编程吞吐式脉冲分频器良好地配合工作。     

单片集成锁相环Q3036的应用

文章简介了单片集成锁相环Q3036的性能，电路结构，设计和使用以及应用时的注意事项。     

用Q3236实现的微波数字锁相环

本文根据现今一部分设备中普遍存在的高次倍频链调试困难，生产一致性差的缺点，提出了一种用微波数字锁相环取而代之的技术方案，并将之用于一地面测试设备的改进设计中，对环路进行了分析及说明，详细论证了试验结果。     

基于90nm CMOS工艺的12GHz二分频器

采用90 nm CMOS工艺,实现了一个基于电流模式逻辑的12 GHz二分频器.该分频器具有很宽的锁定频率范围(1～12 GHz),在输入信号频率为8 GHz时,输入灵敏度达到-30 dBm.分频器工作在1.2 V电源电压下,消耗的电流大约为1.5 mA.给出了该设计的后仿真结果.     

基于0.18μm CMOS工艺的ZigBee分频器设计

为了降低ZigBee分频器的能量消耗,提出一种适用于2.45 GHz频率的超低功率COMS分频器,可以用于2.45 GHz整数分频锁相环频率合成器中,适用于ZigBee标准网络。提出的分频器在吞脉冲分频器的基础上,通过一个简单的数字电路取代吞咽计数器,从而降低了功率消耗和设计复杂性。该分频器的模量可以在481~496之间调整。所有的电路设计都基于0.16μm的TSMC CMOS技术,使用1.8 V直流电压供电。仿真结果显示,在2.45 GHz ISM频段中4 b分频器的功耗为420μW,相比之前类似分频器减少了40%。     

一种宽分频范围的CMOS可编程分频器设计

设计了一种基于双模预分频的宽范围可编程分频器。对预分频器的逻辑电路进行了改进,提高了最高工作频率,同时,引入输入缓冲级,增加了低频时分频器的输入敏感性。基于Chartered 0.25μm厚栅CMOS工艺,在SpectreRF中仿真,分频器可在50MHz～2.2GHz频率范围正常工作。流片测试结果表明,该分频器可正常工作在作为数字电视调谐芯片本振源的PLL中,对80～900MHz的VCO输出信号,实现256～32767连续分频。     

高速程序分频器

介绍一种高速吞脉冲程序分频器.该分频器速度高达550MHz,工作可靠,分频比为100～999,适用于数字频率合成器.     

微波集成锁相环芯片ADF4106及其应用

结合美国ADI公司推出低功耗宽带集成锁相环芯片ADF4106的性能特点以及锁相环频率合成器的原理，给出了用ADF4106锁相环芯片设计频率合成器的具体方法，并对其在实际应用中的哭声，杂散，谐波等性能参数进行了比较详细地分析和讨论。