一种Turbo码的快速Log MAP译码算法*

Log-MAP算法是Turbo码译码算法的一种简化算法,这类算法仍具有译码复杂度高,译码时延大的缺点。针对这一问题,提出了一种简化的对数最大后验概率译码算法。该算法基于逼近理论,用分段式最佳平方逼近多项式近似计算校正函数。仿真结果表明,简化算法具有低复杂度、译码时延少的优点,且译码性能与标准Log-MAP算法相近。所以较适合在实际工程中使用。     

改进的滑动窗最大后验译码

信道编码理论中，最大后验(Maxmum A Posteriori)译码算法用于卷积码的译码算法需要大量的存贮空间，并且具有较大的译码时延，为了减少存贮空间，并且减小译码时延提出了改进的滑动窗最大后验译码算法。     

改进的滑动窗最大后验译码

信道编码理论中，最大后验（Maxmum A Posteriori）译码算法用于卷积码的译码算法需要大量的存贮空间，并且具有较大的译码时延，为了减少存贮空间，并且减小译码时延提出了改进的滑动窗最大后验译码算法。     

Adler滑动窗译码算法的改进

Ａｄｌｅｒ等人的滑动窗译码算法能保持滑动窗译码，但对状态的归并重视不够，根据状态分裂原理，文中提出了改进Ａｄｌｅｒ等人算法的想法，以及朝前看译码方式下的改进规则，文章以２／３（１，７）码为例，说明对Ａｄｌｅｒ算法改进的操作步骤，所得结果比Ａｌｄｅｒ等人算法的结果少用一个编码状态。     

基于Turbo码的信息隐藏技术的研究

文章首先介绍了Turbo码的编码结构和用于Turbo码迭代译码的最大后验概率译码算法;然后提出了在几种不同方案下Turbo码的信息隐藏技术,对隐藏信息前后的译码效果进行了理论分析最后通过实验对各种隐藏方案进行性能比较.     

基于校验子的Turbo码编译码原理

在Turbo码的编译码过程中,为了降低计算码字的复杂度,减少在公共信道中信息的泄露,采用一种计算Turbo码字的新的方法,即利用离散变量的线性卷积和二进制解卷积的方法完成Turbo码的码字生成。在译码过程中,使用了校验子和边信息联合的译码方式,使得信息在公共信道中得以保护和约束。仿真结果表明,可分别在信噪比1dB的条件下实现100000个二进制序列的误码率达到了10-4以下。     

基于Turbo码的信息隐藏技术的研究

文章首先介绍了Turbo码的编码结构和用于Turbo码迭代译码的最大后验概率译码算法;然后提出了在几种不同方案下Turbo码的信息隐藏技术,对隐藏信息前后的译码效果进行了理论分析;最后通过实验对各种隐藏方案进行性能比较。     

滑动时间窗算法的Matlab实现

滑动时间窗算法是飞机终端区排序算法中非常重要的一种。介绍了飞机终端区排序中滑动时间窗算法的思想,实现了滑动时间窗算法的Matlab编程,给出了编程代码,为进一步研究滑动时间窗算法提供了基础,通过算例仿真验证了所设计算法的有效性、优越性。     

PEG GLDPC码设计与性能分析

针对深空通信中高信道编码增益的需求,设计了一种新颖的基于按边增长(Progressive edge-growth,PEG)算法的广义低密度奇偶校验(Generalized LDPC,GLDPC)码.基于稀疏矩阵的二分图,首先改进了PEG算法用以构造规则LDPC,然后用BCH码作子码替换LDPC中的单奇偶校验码来构造PEG-GLDPC,最后重点研究了PEG-GLDPC的译码算法,提出一种联合BCH比特栅格译码与置信传播(Belief propagation,BP)算法的迭代译码机制.AWGN信道下的仿真结果表明,PEG-GLDPC译码性能优于LDPC以及传统GLDPC,适用于深空通信等低信噪比通信系统.     

滑动窗应用场合下的2维几何矩快速算法

传统的2维几何矩算法着眼于单个矩形窗口,但当关心的矩形区域在大地图上滑动时,传统算法效率不高。为提高2维几何矩运算速度,提出了一种新的快速迭代算法。由于该算法能够充分利用相邻滑动窗重叠的像素信息,从而可以大大提高2维几何矩的计算效率。该算法所需的乘法和加法运算复杂度完全与滑动窗尺寸N×L无关,都为O(1)。与传统算法的2维几何矩运算复杂度O(N×L)相比,该算法运算速度可以比传统算法提高接近N×L倍。计算机仿真结果验证了该结论。该速度可以满足大多数实时应用的需要。     

近似Log-MAP turbo译码器研究

该文研究近似Log-M AP算法在turbo译码器中的应用。文章对基于近似算法的W CDM A turbo译码器在AW GN信道和平坦慢衰落Rayleigh信道上的纠错性能进行了仿真。仿真结果表明,二阶近似Log-M AP turbo译码器与M A P turbo译码器性能等价,优于SO VA turbo译码器0.7-0.9dB。     

低复杂度Log-MAP译码算法的研究

提出用插值函数来计算Log-MAP算法中的校正函数,并在AWGN信道上采用分段差值方法实现了Turbo译码。该算法解决了校正函数计算复杂度较大的问题,消除了译码计算中的指数和对数运算。仿真结果表明：用2段二次样条函数实现的Turbo译码器,其译码性能与Log-MAP算法等价,而计算的复杂度明显降低,运算时间大幅度减少。     

Turbo译码器的改进算法及FPGA实现

在传统的Turbo译码算法Log-MAP的基础上,对译码算法和SISO译码模块进行了优化,得到了改进的SW-Log-MAP算法,它在保证译码性能的前提下,大大降低了其运算复杂度,减少了存储空间。并且给出了改进译码算法硬件实现的设计方案,完成了Turbo译码器的FPGA实现,通过测试证明,译码器达到了设计要求。     

Log-MAP译码算法改进与性能仿真

在介绍、分析Log-MAP译码算法的基础上,重点通过如下三方面对此算法进行调整,简化译码器的结构、减少计算的复杂度与存储量,第一,在计算向前度量、反后度量时用并利用采用Jacobian等式进行简化,减少冗余计算;第二,通过改变外部信息的值使之包含系统信息,来简化译码器结构;第三,通过采用查表法来简化校正函数的计算量。最终使用计算机对对此改进算法进行了性能仿真,经测试其译码性能与Log-MAP算法接近。     

用于H.264的Turbo码非均等译码保护策略

从最新的H．264视频压缩标准出发，提出一种基于H．264的数据分类和Turbo码的非均等译码保护的策略。针对Turbo码译码的特点译码迭代次数越多，纠错能力越强，但带来更多的译码复杂度和时延即消耗较多的功率。对于H．264三种数据分类，按照信息比特重要性的不同进行非均等译码保护，重要的数据给予更多的迭代次数的译码，次重要的数据给予较少的迭代次数的译码，以实现性能和功耗的折衷。仿真结果表明，本文算法不仅能提高解码质量，而且在实时中能减少时延和复杂度及功耗，特别适用于视频手机和手持设备业务。     

基于C语言的Turbo码的DSP实现

介绍了Turbo码的编译码基本原理,在详细研究Log-MAP算法的基础上,用V05．0编写了状态转移表生成子程序,Turbo交织表生成子程序和Turbo码译码程序等几个对Turbo码进行仿真最重要的函数,并在DSP上实现了通用的Turbo码编译码器。     

H.264熵解码器的研究与实现

在H.264/AVC标准中,基于上下文的自适应可变长编码(CAVLC)解码算法的复杂度较高。为此,提出一种基于熵解码算法的新型熵解码器,在对视频压缩码流实现熵解码的过程中,引入并行处理方式,并改进二叉树法。通过采用QuartusⅡ7.2版环境波形仿真和FPGA硬件实现方法进行实验,结果表明该熵解码器在硬件资源节省和解码速度方面具有较好的性能。     

基于FPGA的高速RS译码器设计

提出了一种基于RiBM算法的RS(255,223)高速译码器设计方案,并采用FPGA和VerilogHDL实现了该译码器。译码器采用三级流水线结构实现,其中关键方程求解模块采用RiBM算法,具有译码速度快、占用硬件资源少等优点。仿真结果验证了该译码器设计方案的有效性和可行性。     

Turbo iterative equalization for HSDPA systems

In this paper, a turbo iterative receiver structure with chip equalization is proposed for the 3G high-speed downlink packet access (HSDPA) systems. The receiver equalizes the channel prior to the dispreading and then performs two successive soft-output decisions, achieved by a soft-input soft-output (SISO) multi-code de- tector and a SISO turbo decoder through an iterative process. At each iteration, extrinsic information is extracted from detection and decoding stages and is then used as a priori information in the next iteration, just as in turbo decoding. Com- puter simulations show that the turbo iterative receiver structure with chip equali- zation offers significant performance gain over the traditional receiver structure.