提高193nm ArF Stepper分辨率的几种技术

193nm ArF Stepper是量产90nm芯片的主流光刻机。在此基础上。综合采用浸入式光刻技术和增大数值孔径NA技术等。已制造出193nm ArF浸入式光刻机．它将是量产65／45nm芯片的主流光刻机。     

90nm与65nm光刻工艺各有千秋

2003年下半年起英特尔等世界顶级IC公司陆续量产90nm芯片，比国际半导体技术蓝图ITRS2001／2003要求2004年实现90nm工艺的规划提前了一年。2005年底、2006年初世界半导体市场“霸主”英特尔量产65nm芯片，比ITRS2003要求2007年实现65nm工艺的规划整整提前了一年，两者如出一辙。光刻工艺是量产90／65nm芯片最重要、最关键的工艺之一，也是使用频率最高的工艺，如90／65nm铜互连需8层金属布线，那至少要进行15次光刻，因为金属互连层间还需绝缘层隔离。目前光刻工艺能量产的只有光学光刻技术，它是通过不断缩短曝光波长（λ）、增大数值孔径（NA）和降低工艺因子（k1）来提高其水平，从而达到不断缩小芯片的特征尺寸的目的，如从90nm——65nm。     

45nm工艺与关键技术

介绍了45 nm芯片所采用的关键工艺技术:193 nm ArF干法/浸没式光刻技术、低k电介质技术、高k电介质技术和应变硅技术等。英特尔45 nm全功能153 MB SRAM芯片与65 nm芯片相比,晶体管密度提高了2倍,晶体管开关速度提高20%以上,晶体管漏电流降低到65 nm芯片的1/5,存储单元面积为0.346μm2。指出英特尔45 nm芯片MPU将在2007年下半年实现量产,并且继英特尔之后,TI、IBM、特许、英飞凌、三星、台积电和台联电等均已推出了45 nm芯片,说明45 nm芯片技术正在日益走向成熟。     

业界快讯

高明远课题组在纳米生物医用材料的研制方面取得系列研究成果；赛灵思与联电宣布扩展其长期战略合作关系至65nm工艺；德州仪器65nm芯片2006年初投入量产。[编者按]     

台积电90nm工艺正式量产

台积电近日表示，其90nm Nexsys工艺技术为多家客房户量产芯片，当前已量产交货给Ahera、Qualcomm，以及部分部件集成大厂(IDM)等客户，合计共有10个产品采用台积电90nm工艺量产出货，而2005年台积电φ300mm的90nm工艺也将加快扩产脚步。     

65纳米量产,中芯国际继续为本土半导体产业保驾护航

中芯国际65nm工艺的量产以及40/45nm工艺的大力追赶,不仅有望扭转自身运营的颓势,更将极大地推动本土IC设计产业的发展。     

32 nm工艺及其设备

2007年9月英特尔推出全球首款32nm SRAM,2007年11月IBM推出32nm SRAM;2007年12月台积电推出32nm测试芯片。业界认为,2009年下半年量产32nm芯片。32nm芯片将采用193浸没式光刻与双重图形,高k电介质/金属栅极,超低k电介质,高kSOI等技术。为了使双重图形技术用于32nm节点,ITRS2006修正版提出了具体的要求。2007年ASML推出XT:1900I,2008年尼康推出NSR-S611C,以用于32nm光刻工艺。     

英特尔45nm力证摩尔定律革新步调酷似钟摆

英特尔技术革新的步调几乎像钟摆一样精确。上周五，这家芯片巨头正式告别65nm时代，宣布45nm晶体管技术进入量产，从而践行自己提出的“每2年进行一次技术革新”的承诺。[第一段]     

更正

联电预言，2008年65nm工艺比重可望超过90nm工艺，引领先进工艺，并表示联电2007年投资65，45nm先进工艺的资本支出绝不手软。     

45nm工艺及材料的最新动态

介绍了45nm芯片、工艺和设备的最新动态。英特尔、TI、IBM、特许、英飞凌和三星都推出了45nm功能芯片。45nm主要工艺包括光刻、应变硅、低k电介质、Cu互连、高k电介质和离子注入等。光刻工艺采用193nmArF/浸没式光刻机。45nm工艺中应变硅技术已步入第三代,它综合采用双应力衬垫、应力记忆和嵌入SiGe层。     

65nm/45nm工艺及其相关技术

介绍了65nm/45nm工艺的研究成果、157nmF2stepper技术、高k绝缘层和低k绝缘层等技术。着重讨论了157nmF2stepper的F2激光器、透镜材料、光刻胶和掩模材料问题。     

65 nm工艺及其设备

介绍了65nm工艺及其设备。它包括光刻工艺与193nmArf/浸入式光刻机、超浅结工艺与中电流/高电流离子注入机、铜互连工艺与PVD/ALD设备、CMP工艺与低应力CMP设备和清洗工艺与无损伤清洗设备等。     

采用双扫描平台技术的ArF浸液式光刻

在193nm光刻中,已证明水是一种适于浸液式光刻的液体。浸液式光刻提出了一种可将传统的光学光刻拓展到45nm节点,甚至到32nm节点的潜能。另外,利用现有的透镜,浸液式光刻的选择提出了根据实际的数值孔径和特征图形可增大50%及更大的焦深范围。讨论了采用浸液式光刻获得的成像结果和套刻结果。采用一个0.75数值孔径的ArF透镜,我们用双扫描平台技术(TWINSCANTM)组装一台浸液式扫描光刻机的原理型样机。最初的浸液式曝光实验数据证明了焦深的增加较大,同时以高扫描速度保持了图像的对比度。在初期引入的生产型浸液式光刻中,将采用一个0.85数值孔径的ArF透镜。该系统的分辨率将以大于0.5μm的焦深有效地支持65nm节点半导体器件的加工。这种系统初始的成像技术数据证实有效的增大了其焦深范围。     

亚65 nm及以下节点的光刻技术

由于193 nm浸入式光刻技术的迅速发展,它被业界广泛认为是65 nm和45 nm节点首选光刻技术.配合双重曝光技术,193 nm浸入式光刻技术还可能扩展到32 nm节点,但是光刻成本会成倍增长,成品率会下降.随着ASML在2006年推出全球第一款EUV曝光设备,人们纷纷看好EUV技术应用到32 nm及以下节点,但是它仍需克服很多技术和经济上的挑战.对于22 nm节点,电子束直写是最可行,成本最低的候选方案,业界将在它与EUV技术之间做出抉择.     

应用于65nm CMOS技术节点漏电流分析的精确快速的查表模型

Novel physical models for leakage current analysis in 65 nm technology are proposed. Taking into consideration the process variations and emerging effects in nano-scaled technology, the presented models are capable of accurately estimating the subthreshold leakage current and junction tunneling leakage current in 65 nm technology. Based on the physical models, new table look-up models are developed and first applied to leakage current analysis in pursuit of higher simulation speed. Simulation results show that the novel physical models are in excellent agreement with the data measured from the foundry in the 65 nm process, and the proposed table look-up models can provide great computational efficiency by using suitable interpolation techniques. Compared with the traditional physical-based models, the table look-up models can achieve 2.5X speedup on average on a variety of industry circuits.     

Accurate and fast table look-up models for leakage current analysis in 65 nm CMOS technology

Novel physical models for leakage current analysis in 65 nm technology are proposed. Taking into con-sideration the process variations and emerging effects in nano-scaled technology, the presented models are capable of accurately estimating the subthreshold leakage current and junction tunneling leakage current in 65 nm technol-ogy. Based on the physical models, new table look-up models are developed and first applied to leakage current analysis in pursuit of higher simulation speed. Simulation results show that the novel physical models are in ex-cellent agreement with the data measured from the foundry in the 65 nm process, and the proposed table look-up models can provide great computational efficiency by using suitable interpolation techniques. Compared with the traditional physical-based models, the table look-up models can achieve 2.5X speedup on average on a variety of industry circuits.     

Fracture Toughness Assessment of Patterned Cu-Interconnect Stacks by Dual-Cantilever-Beam (DCB) Technique

Dual cantilever beam (DCB) mechanical testing is applied to two kinds of chips, manufactured in the 45 nm technology node. Both chips consist of different numbers of ultra low-k (ULK) dielectric layers, however, they have similarly designed crack-stop structures. It is shown that in all cases, cohesive cracking occurred in the upper ULK layers. The crack-stops hamper the crack propagation, and cracks are deflected outside the interconnect stack. The paths of the deflected crack fronts are FIB-sectioned and imaged in SEM. The increasing number of ULK layers leads to decrease in effective $G_{c}$ of the stack.      

65nm芯片设计和制造中的几个问题

65nm芯片的设计需要采用可制造性设计(DFM)、多种分析方法和团队通力合作的精神;65nm芯片制造工艺需采用193nm浸入式光刻技术、等效离子掺杂技术、原子层沉积技术、低应力CMP工艺及无损伤清洗技术;65nm芯片制造设备需要全自动化和布局微型化等。