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全数字接收机平方定时恢复环路 总被引:1,自引:0,他引:1
本文着重研究全数字接收机中定时恢复环路的设计.该环路由内插滤波器,预滤波器,平方定时误差检测,环路滤波和定时控制单元组成,仿真结果表明.通过预滤波明显减小了定时抖动,该算法可以达到较好的性能,井由单片FPGA实现,该芯片已成功用于QM全数字接收机中。 相似文献
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QPSK调制解调中的Gardner定时恢复算法研究与性能分析 总被引:1,自引:0,他引:1
该文对采用GAD算法的QPSK调制解调系统中的全数字的定时恢复环路进行研究和仿真分析。环路由内插 滤波器,GAD定时误差检测算法,环路滤波器,定时NCO等几个部分组成,对各个部分进行分析并介绍实现方法。构建了定时 环路的仿真模型,并且对整个定时环路的仿真得到其误码率曲线只比理论曲线下降不到1个dB。 相似文献
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基于LMS的自适应去噪滤波器设计 总被引:2,自引:0,他引:2
讨论了自适应滤波去噪原理,采用LMS算法设计了自适应去噪滤波器,分析了MAT-LAB/SIMULINK中DSP Builder模块库在FPGA中的设计优点,最后应用DSP Builder模块库对自适应滤波器进行仿真。为自适应滤波器硬件实现提供了实验依据。 相似文献
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本文将EDA技术引入"数字信号处理"课程实验教学,采用FPGA实现了一款基于分布式算法的4阶FIR滤波器;利用FPGA的ROM宏模块构建查找表,实现了分布式算法;利用QUARTUSⅡ软件完成分布式滤波器电路设计以及波形仿真。与传统的调用QUARTUS II软件中的参数化FIR宏模块实现方式相比,采用分布式算法实现FIR滤波器,不仅能大大节省FPGA资源开销,提高运算速度,而且有利于提升学生应用FPGA进行硬件设计与开发的能力。 相似文献
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FIR滤波器的设计分为滤波器系数计算和滤波器结构的具体两个部分。为说明使用FPGA实现FIR的灵活性,文中列举了一个多阶串行FIR滤波器实例,并给出主要的源代码和相关模块的时序和功能说明,最后使用Matlab和Quartusii联合仿真验证了FPGA硬滤波器工程的正确性。 相似文献
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为了实现高透过率液晶显示拼接墙,提高对外界光源的透过率,同时减少拼接缝隙,进行了透明液晶显示模组的设计和开发。为增加透过率,首先,在像素设计方面,优化走线设计提高开口率;其次,在彩膜特性方面,采用减薄色阻方法优化透过谱,搭配高透率偏光片;最后,在像素排布方面,选择了RGBW的像素设计,其中W像素数量占总像素数量的50%,实验得到透过率为19.4%,NTSC为30%的模组。为减少显示拼接墙的拼接缝隙,单个显示模组的栅极电路驱动,采用栅集成电路(GOA)设计,实现了2.5mm窄边框。由于透过率和窄边框的要求,模组需要实现RGBW和GOA的显示驱动,在FPGA上编写控制程序,进行驱动时序控制和算法处理,最终制作了16×2排布的高透过率液晶显示拼接墙。 相似文献
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基于FPGA的FIR升余弦滚降滤波器设计与实现 总被引:1,自引:0,他引:1
为了降低FIR滤波器对FPGA资源的消耗,同时能够直接验证其滤波性能。文中采用乘法器和加法器共享以及MEALY型状态机的实现方法,以及卷积、插零等算法,来实现FIR升余弦滚降滤波设计,同时给出了在Quartus II环境下的时序仿真结果。实践表明,此方法可以节省大量的FPGA资源,仅仅需要100多个LE逻辑单元,就可以有效解决FIR数字滤波器算法在FPGA设计中资源紧张的问题。 相似文献
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提出了WOLA(Weighted Overlap-Add)并行结构的低时延DFT滤波器组的设计和FPGA实现方法.为降低系统总体时延,在综合考虑传递失真、混迭失真的基础上,将群时延引入系统目标函数,并采用非对称综合原型滤波器设计方法,提出迭代算法,实现了DFT滤波器组低时延优化设计.通过对DFT滤波器组中分析和综合功能的关键模块采用多路并行乘法、多级流水加法链设计,实现了并行的WOLA结构DFT滤波器组,降低FPGA实现的计算时延.整个设计在Xilinx公司的Zynq7020型号FPGA芯片上进行实现.PESQ测试表明,设计的DFT滤波器组能取得较好的语音质量.与串行WOLA结构的实现对比表明,在16kHz语音采样率下,并行的WOLA结构FPGA实现的总时延能降低1.192ms,其中群时延降低12%,计算时延降低29.2%. 相似文献
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An all-digital background calibration technique for timing mismatch of Time-Interleaved ADCs (TIADCs) is presented. The timing mismatch is estimated by performing the correlation calculation of the outputs of sub-channels in the background, and corrected by an improved fractional delay filter based on Farrow structure. The estimation and correction scheme consists of a feedback loop, which can track and correct the timing mismatch in real time. The proposed technique requires only one filter compared with the bank of adaptive filters which requires (M-1) filters in a M-channel TIADC. In case of a 8 bits four-channel TIADC system, the validity and effectiveness of the calibration algorithm are proved by simulation in MATLAB. The proposed architecture is further implemented and validated on the Altera FPGA board. The synthesized design consumes a few percentages of the hardware resources of the FPGA chip, and the synthesized results show that the calibration technique is effective to mitigate the effect of timing mismatch and enhances the dynamic performance of TIADC system. 相似文献
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根据有限冲击响应(FIR)数字滤波器的原理,综合运用Matlab和FPGA的QuartusⅡ两大计算机软件,提出了一种利用QuartusⅡ中参数化宏功能模块(LPM)的FIR滤波器设计方法。首先利用Matlab设计滤波器系数,再利用QHartusⅡ的LPM构造的乘法器和加法器,最终得到滤波结果。相比分布式算法,该法在信号处理速率要求不高,且滤波器阶数较高的情况下,可更加简单地实现滤波效果。最终在Matlab和QuartusⅡ的基础上,实现了64阶的高阶FIR数字滤波器电路的设计与仿真。 相似文献