调频激励器中预加重滤波器的设计与实现

为了提高数字系统中滤波器的性能,对基于FPGA的数字调频激励器中预加重滤波器进行了设计与实现.利用MATLAB信号处理工具箱里专用的滤波器设计分析工具FDATool进行设计,用FPGA实现.根据硬件实现效果进行滤波器特性调整,达到了软硬件平衡的目的.     

基于MATLAB 7.0的FIR滤波器设计及实现

用窗函数设计法设计FIR滤波器,采用MATLAB7.0具体实现.通过对带通FIR滤波器的具体研究,确立了MATLAB设计FIR滤波器的设计流程,为进一步在定点DSP硬件上的实现奠定基础.此外本文还对在DSP上实现的一些关键问题作了简介.     

基于FPGA的DDC中CIC滤波器的设计

文中基于多速率数字信号处理原理,设计了用于数字下变频技术的CIC抽取滤波器.通过分析CIC滤波器的原理及性能参数.利用MATLAB设计了符合系统要求的CIC滤波器,并通过FPGA实现了CIC滤波器的设计.     

一种数字下变频抽取滤波器的设计

对一个针对数字下变频应用的抽取滤波器从设计指标到版图实现的设计过程进行了详细介绍.该抽取滤波器实现了20倍的降采样,由CIC滤波器、CIC补偿滤波器和半带滤波器三级依次串联而成.通过利用抽取滤波器的等价变换和多项分解性质,各滤波器级的硬件电路开销和运行功耗都得到了降低.     

窄带滤波器的设计与DSP实现

基于多抽样率数字信号处理原理,设计窄带FIR滤波器,并在DSP芯片上实现.阐述了实现窄带FIR滤波器的两种特殊的滤波器(积分梳状滤波器和半带滤波器)的原理和设计方法,利用Matlab中的FDATOOL工具箱,能够快速地设计出符合各级性能要求的滤波器,利用Matlab/Simulink中的工具箱,全部采用图形化的编程模式,自动生成DSP源代码.结论为窄带FIR滤波器采用抽样率转换多级实现的方法,有效地降低了滤波器的节数,自动生成的DSP源代码能在DSP芯片上正常运行.     

基于Matlab的IIR数字滤波器设计及DSP实现

IIR滤波器是一种被广泛应用的基本的数字信号处理部件.基于DSP信号处理的优越性,将Matlab与DSP相结合应用于IIR滤波器的设计.介绍了IIR数字滤波器的理论及其Matlab常用设计函数.并针对TI公司的TMS320VC5416 DSP,结合某高通滤波器的设计,给出了其Matlab仿真设计及在DSP上的实现过程及结果.该方法具有较强的实用性,对其它数字滤波器设计及DSP实现提供了参考价值.     

基于Matlab的巴特沃斯滤波器设计

为了得到较纯净的真实信号,对巴特沃斯模拟滤波器的幅频特性、设计方法及设计步骤进行了研究,利用Matlab程序,设计了巴特沃斯模拟滤波器,给出了Matlab设计程序,并分析了巴特沃斯模拟滤波器的幅频特性.利用Matlab程序绘制了巴特沃斯模拟滤波器的幅频特性曲线,并利用Matlab实现了模拟滤波器原型到模拟低通、高通、带通、带阻滤波器的转换.由模拟滤波器原型设计模拟高通滤波器的实例说明了滤波器频率转换效果.     

基于DFT滤波器组的低时延FPGA语音处理实现研究

提出了WOLA（Weighted Overlap-Add）并行结构的低时延DFT滤波器组的设计和FPGA实现方法.为降低系统总体时延,在综合考虑传递失真、混迭失真的基础上,将群时延引入系统目标函数,并采用非对称综合原型滤波器设计方法,提出迭代算法,实现了DFT滤波器组低时延优化设计.通过对DFT滤波器组中分析和综合功能的关键模块采用多路并行乘法、多级流水加法链设计,实现了并行的WOLA结构DFT滤波器组,降低FPGA实现的计算时延.整个设计在Xilinx公司的Zynq7020型号FPGA芯片上进行实现.PESQ测试表明,设计的DFT滤波器组能取得较好的语音质量.与串行WOLA结构的实现对比表明,在16kHz语音采样率下,并行的WOLA结构FPGA实现的总时延能降低1.192ms,其中群时延降低12%,计算时延降低29.2%.     

一种新型节省芯片面积的数字插值滤波器的设计与实现

提出了一种插值滤波器的设计与实现的新方法,并最终将其实现.该方法适合于过采样数模转换器.为减小芯片面积及设计复杂度,采用一种等同子滤波器级联设计方法,并对其改进.同时,提出了一种新型的等同子滤波器实现结构,进一步减少了芯片实现所需的硬件.测试结果表明,芯片达到了设计指标,节省了芯片面积,并显示出良好的噪声抑制性能.该数字插值滤波器已经被成功应用于一款过采样数模转换器.     

一种基于LUT的改进FIR滤波器的设计

目前,在基于FPGA的滤波器设计中,仍然不能同时很好地减小面积消耗和传输延时.分布式算法(DA)由于具有节省硬件资源的优势而被广泛应用于FIR滤波器设计,但在某些系统的设计中,资源消耗和传输延迟仍然不能满足要求.针对分布式算法存在的问题,设计了一种基于LUT的改进FIR滤波器,在相同的滤波要求下,面积消耗和传输延迟更低.在QUARTUS Ⅱ上分别对DA算法实现的滤波器及改进LUT结构实现的滤波器进行综合仿真,结果表明,改进LUT结构实现的滤波器节省近15%的面积,而且具有更低的延时.     

基于DSP+FPGA的高速数字信号处理平台的电源设计

介绍了一种高速数字信号处理平台的电源设计实现方案,主要是基于FPGA DSP的结构实现高速数字信号处理。该方案采用先进的FPGA,DA转换器和DSP芯片,通过对DSP芯片和FPGA芯片及DA芯片的正确供电和电源监控来实现具有通用性、可扩充性的硬件平台,并对电源设计中的多项关键参数进行分析与阐述。     

基于DSP FPGA GPP-CPU的软件无线电信号处理平台的硬件设计

DSP FPGA构成的数字硬件系统以其强通用性、灵活性、高处理速度而使其在诸多领域有广泛的应用;GPP(General Purpose Processor)功能强大,不仅可以做复杂的控制算法,还具有强大的数字信号处理能力。本文介绍了一种基于DSP FPGA GPP-CPU的软件无线电信号处理通用硬件平台的设计。     

高精度红外焦平面成像实时处理系统

介绍了一种实时红外焦平面成像处理系统的原理、结构及特点.系统采用FPGA DSP的结构,由DSP进行非均匀性校正等高层算法,而由FPGA完成系统的时序逻辑设计和图像增强等低层算法.给出了实验结果,验证了本系统能够满足实时红外焦平面成像系统的要求,具有高速、高精度、大容量及灵活性强等特点.     

基于DSP和FPGA的电子侦察信号模拟器设计

针对某电子侦察设备的测试评估,文中提出一种基于DSP和FPGA电子侦察信号模拟器方案。该方案采用主控计算机设置电子侦察信号参数和命令,通过USB接口将参数和命令下发到波形控制DSP单元中,通过波形控制DSP先对接收到的数据进行完全解析并进行相应的处理,再将处理后的数据下发到基于高性能FPGA的全数字化信号波形合成器中,进而合成各种类型的电子侦察信号波形,从而实现了对某电子侦察设备所需电磁环境的模拟。     

基于多DSP与FPGA的实时图像处理系统设计

为解决高速数字图像处理系统和实时性相冲突的要求,设计了以多DSP（数字信号处理器TMS320C6416）和现场可编程门阵列（FPGA）相结合的实时图像处理系统。重点介绍了该系统的硬件资源选择、基本组成、工作原理、电源设计、DSP引导方式以及软件设计等,通过对每秒25帧14位640×512像素的数字图像处理结果表明,该系...     

一种高速全数字卫星信号模拟源平台

提出了一种高速全数字卫星信号模拟源的平台实现方案,该方案以在线可编程门阵列(FP-GA)和高速模数转换器(DAC)为平台设计核心,采用了DAC与FPGA高速接口设计、并行编码调制设计、数字白噪声生成设计、速率分级设计、DSP接口设计等设计手段,实现了高速编码和并行调制,完成了高速DAC全数字中频信号直接合成、实时宽带信道模拟、超宽带数字高斯白噪声生成等技术的研究与工程实践。     

舰载搜索雷达稳定平台控制系统设计

在舰载搜索雷达中,采用现场可编程门阵列(FPGA)和数字信号处理(DSP)芯片为硬件基础。运用改进型比例积分微分(PID)控制算法,实现稳定平台控制系统数字化设计,提高了系统性能和可靠性。     

基于BF533和FPGA的雷达信号模拟器设计实现

提出一种基于高速数字信号处理器(BF533)和FPGA(XC5VLX30)的雷达信号模拟器方案。该方案采用ARM输入雷达参数,并通过高速USB接口将数据传输到DSP中。DSP对参数进行再处理,并传递给由FPGA实现的直接数字频率合成器中,进而合成各种模式的雷达回波信号。     

A new FPGA architecture suitable for DSP applications

A new FPGA architecture suitable for digital signal processing applications is presented.DSP modules can be inserted into FPGA conveniently with the proposed architecture,which is much faster when used in the field of digital signal processing compared with traditional FPGAs.An advanced 2-level MUX(multiplexer) is also proposed.With the added SLEEP MODE PASS to traditional 2-level MUX,static leakage is reduced.Furthermore, buffers are inserted at early returns of long lines.With this kind of buffer,the delay of the long line is improved by 9.8%while the area increases by 4.37%.The layout of this architecture has been taped out in standard 0.13μm CMOS technology successfully.The die size is 6.3×4.5 mm~2 with the QFP208 package.Test results show that performances of presented classical DSP cases are improved by 28.6%-302%compared with traditional FPGAs.     

Configurable logic for digital communications: some signalprocessing perspectives

For the past two decades software programmable digital signal processors and ASICs have provided hardware solutions for signal processing system designers. A new option has become available: field programmable gate arrays. FPGA-based DSP platforms allow the designer to realize a data path that exactly matches the required processing, while at the same time maintaining the flexibility of a software approach. This article presents an overview of some FPGA DSP applications. Several filter designs are presented, and the use of CORDIC arithmetic for constructing an FPGA carrier recovery loop is outlined. In addition to presenting design examples that can be realized using present-generation devices and tools, we take a brief look at how the dynamic reconfiguration aspect of certain FPGAs could be exploited in future-generation communication technologies