S波段三次宽带倍频器

本文介绍了一种Ｓ波段宽带高效微波倍频器的设计方法，给出了其印刷电路及性能指标。     

锁相环中高性能电荷泵的设计

设计了一种结构新颖的动态充放电电流匹配的电荷泵电路，该电路利用一种放电电流对充电电流的跟随技术，使充放电电流达到较好匹配，同时，在电荷泵中增加差分反相器，提高电荷泵的速度。采用Istsilicon 0．25μmCMOS工艺进行仿真，结果显示：输出电压在0．3—2．2V之间变化时，电荷泵的充放电电流处处相等。     

一种应用于锁相环的线性化电荷泵电路

采用0.18 μm SiGe BiCMOS工艺,设计了一种线性化电荷泵电路,并对线性化电荷泵原理进行了分析.基于采样保持原理的充放电电路,配合特定时序逻辑电路,实现了较优的电荷泵线性化和锁相环鉴相杂散性能.该线性化电荷泵用于锁相环的闭环测试.结果表明,与非线性化电荷泵相比,闭环100 kHz频偏处相位噪声性能提升了 9...     

Ka波段宽带四倍频器的研制

介绍了一种Ka波段宽带四倍频器的研制方法。为了实现宽带、低插入损耗的要求，该倍频组件采用二倍频器—放大器—二倍频器的结构，即在两级倍频器之间插入一级宽带驱动放大器，而Ku波段和Ka波段的二倍频器分别采用了结构新颖的平面耦合微带线巴伦倍频器和平面毫米波倍频器。     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

W波段宽带倍频器的设计与仿真

本文介绍了一种由低次级联形式构成的W波段宽带六倍频器。输入信号先经过MMIC得到二倍频,再由反向并联二极管对平衡结构实现宽带三倍频,从而将Ku波段信号六倍频到W波段。该倍频器的输入端口为玻璃绝缘子同轴转换接头,输出为WR-10标准矩形波导结构。仿真结果表明当输入信号功率为20dBm时,三倍频器在整个W波段的输出三次谐波功率为4.5dBm左右,变频损耗小于17dB。该设计可以降低毫米波设备的主振频率,扩展已有微波信号源的工作频段。     

宽范围快锁定CMOS电荷泵锁相环的设计

通过研究分析电荷泵锁相环的电路结构,给出了一种应用于超高速ADC的电荷泵锁相环的设计方法。该方法采用动态PFD（鉴频鉴相器）结构和CSA（Current Steer Amplifier）构架的压控振荡器（VCO）结构。在基于3．3V、0．35μm标准工艺在Cadence环境下的仿真结果表明,其VCO的输出频率范围为35MHz～1．3GHz,电荷泵锁相环的功耗为32．68mw,锁定时间仅为2．2μs。     

一种基于新型Precharge PFD的CMOS CPPLL设计

文章描述了一种基于新型无"过充"的边沿触发的鉴频鉴相器的CMOS电荷泵锁相环设计与仿真.电路设计基于UMC 2.5V 0.25μm CMOS工艺.Spice仿真结果显示,它可以实现快速锁定和较低的抖动性能.     

全集成化低频大频偏跟踪窄带三阶锁相倍频器

本文所叙述的全集成化低频大频偏跟踪窄带三阶环锁相倍频器,采用了通用化、标准化器件,具有体积小、重量轻、调整简单、易维护的优点。且具有高分辨度和输入信号低信噪比条件下工作的特点,此为实现远程飞行器工作环路的适应性和提高测速精度提供了条件。本文主要从环路的工作原理、组成,主要部件工作原理以及工作性能等方面做一综述。     

预充电型鉴频鉴相器pt-PFD的分析与改进

图1中的pt-PFD是人们在1995年提出来的[1],然而至今,几乎所有的文献(包括原文献[1])都认为这种pt-PFD在零相差附近存在死区.笔者通过分析发现这个死区是可以通过合理地设计电路中的器件尺寸来去除.本文先对pt-PFD的工作原理作了详细的分析,并推导出了去除死区的方法.文章最后还给出了基于HSPICE的仿真结果.     

基于90nm CMOS工艺2.8GHz电荷泵锁相环的设计

为实现超宽带无线收发片上系统中低相位噪声、相互正交的两路本振信号,并避免高集成度环境下发射机中大功率载波信号对锁相环的牵引,本文采用SMIC 90 nm工艺设计了一款振荡频率二倍载波频率的电荷泵整数分频锁相环.实现过程中,本文提出了分别在鉴频鉴相器上开关控链路和下开关控制链路上插入传输门的方法,减小死区的同时降低电流失配对环路的影响;采用了低分频系数和高频率的参考信号方案改善了环路的相位噪声;采用了电容阵列的方式来校正压控振荡器方案以减小工艺偏差以及寄生参数对调谐范围的影响.本文完成锁相环版图设计后,提取了各模块的参数并进行了后仿真.SPECTRE仿真结果表明:该锁相环的相位噪声为-125 dBc/Hz@1MHz,且通过差分二分频可获得两路相互正交的本振信号.     

一种新型的高性能鉴频鉴相器

文章在常用的几种数字PFD的性能缺陷分析基础上，通过对原有鉴频鉴相器的电路结构进行重新设计，提出了一种新型的无“过充”的预充式边沿触发的鉴频鉴相器，该电路可以实现鉴相性能无“死区”，具有优良的鉴频鉴相线性度和较高的鉴频鉴相灵敏度，电路结构相对简单。电路设计基于1^#SILICON 2．5V 0．25μmCMOS工艺。用Hspice对电路进行仿真，结果显示电路可以工作在1GHz以上频率的应用环境下。相比已有的几种常用鉴频鉴相器，该电路综合性能优越。     

一种适用于NRZ数据的时钟数据恢复电路

提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路.采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据.同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能.设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用.     

单片BiCMOS超高频接收机中锁相环的设计

集成电荷泵锁相环的接收芯片工作在ISM频段：290-470MHz,采用AMS0．8μm BiCMOS工艺,npn管的特征频率为12GHz,横向pnp的特征频率为650MHz。锁相环中鉴频鉴相器和电荷泵的设计方案基本消除了死区。压控振荡器采用LC负阻结构,中心振荡频率为433MHz,调谐范围为290-520MHz,频偏为100kHz时的相位噪声约为-98dBC／Hz．分频器采用堆叠式结构以降低功耗,PLL在5V的工作电压下功耗仅为1．4mA。     

高速精密跟踪锁相技术方案设想

本方案为CO_2脉冲激光脉冲外差接收机的精密频率跟踪提出大胆设想,文中叙述了锁相环路的主要技术指标,介绍了几种可供选择的设计方案,对其进行比较,提出根据技术要求实现高速精密跟踪锁相环路集成化、小型化和提高工作可靠性的一种可行性技术途径。     

一种锁相式频率合成器的设计

介绍了一种锁相式频率合成器的总体设计和电路结构设计,并进行了实验制作。设计的电路工作频率在１００ＭＨｚ以上,可广泛应用于雷达,航空,航天,通讯,导航,锁相环路等领域。     

一种用于LVDS驱动器的PLL时钟倍频器的设计

设计了一个结构新颖的3.5倍频锁相环(PLL)倍频器,该电路应用自适应电荷泵和压控振荡器工作频率范围复用技术,调整环路带宽,减小压控振荡器的工作范围.采用1st Silicon 0.25 μm CMOS混合信号工艺仿真.结果表明,PLL倍频器具有较低的噪声和较高的捕获速度.