一种基于FPGA实现的改进语音端点检测算法

介绍了一种基于FPGA硬件实现的语音端点检测算法,该算法以短时平均能量和短时平均过零率为基础,具有硬件实现简单、资源占用量低、检测效果良好等特点;给出了算法的流程与硬件实现模块,以及采用FPGA综合和仿真的结果.     

后量子签名算法Falcon的剩余数系统FPGA实现研究

作为后量子签名算法Falcon的核心部件,剩余数系统对算法的密钥生成模块中求解NTRU方程有重大意义。本文介绍了RNS的FPGA实现方法,深入研究其剩余数生成、循环群求逆模块以及剩余数还原模块,提出高效的硬件设计思路与结构,采用并行结构设计算法主体框架,利用循环迭代进行优化,并在芯片上进行综合,给出算法整体改进方案,实现剩余数系统在六轮升降环中的全部的应用,并进一步提高数据量,完成模数生成模块十轮升降环应用的硬件实现,算法整体使用较少的逻辑资源,并在运算速度上有进一步的提升。     

MIMO-OFDM系统定时同步算法的FPGA设计

对多入多出-正交频分复用（MIMO-OFDM）系统中基于训练序列的定时同步算法进行了阐述,着眼于系统定时同步算法的硬件实现,对通过FPGA（现场可编程门阵列）实现定时同步算法的复杂度按照单位时间内乘、加次数的方法进行了分析;为降低系统中定时同步算法在FPGA实现过程中的复杂度,对单个定时同步模块内部子模块以及多个定时同步模块间的关系进行了研究,提出了MIMO-OFDM系统定时同步算法的简化实现方案,并对简化方案在Xilinx公司的VirtexII Pro系列FPGA中的资源使用情况进行了统计。研究表明,简化实现方案可以用于MIMO-OFDM系统定时同步算法的硬件实现。     

一种块递推实时FFT算法模块设计与实现

文中提出了一种基于FPGA-IP核的FFT算法硬件模块的设计方案,该方案采用四分块递推FFT算法,具有结构规范、递推性好、实时性强等特点,结合DSP对模块的数据输入和输出的软件控制,实现了一种硬件和软件相结合的实时FFT模块.对该模块性能进行测试,FFT模块运行稳定,输出的计算结果正确,与DSP软件实现的标准FFT算法程序库相比,文中的FFT模块实时性能提高了35倍,该模块已被用于实时信号处理系统中.     

B3G MIMO-OFDM系统的定时同步算法实现

为降低在定时同步算法实现时,截位对性能的影响与定时同步算法实现的复杂度,对定时同步实现时的内部子模块进行了讨论,对通过现场可编程门阵列(FPGA)实现定时同步算法的复杂度,按照单位时间内乘、加次数的方法进行了分析,并对多个定时同步模块间的关系进行了研究,提出了一种OFDM系统定时同步实现的自适应多点截位方法与2种MIMO-OFDM系统定时同步算法的简化实现方案,对实现方法在Xilinx公司的VirtexII Pro系列FPGA中的资源使用情况进行了统计,并在B3G TDD试验验证平台上进行了验证．验证结果表明,该实现方案可用于B3G TDD MIMO-OFDM系统定时同步算法的硬件实现．     

易于硬件实现的OFDM系统采样频率同步算法

分析了正交频分复用（OFDM）系统中采样频率偏移对系统性能的影响,提出了一种在频域进行估计和校正的采样频率同步算法.该算法易于硬件实现,与采用最小二乘法（LS）的估计算法相比可以减少20%的硬件资源,提高1倍的工作速度.根据IEEE 802.11a无线局域网（WLAN）标准进行了算法仿真和现场可编程门阵列（FPGA）上的硬件实现研究.仿真结果表明,无论是在高斯白噪声（AWGN）信道还是多径信道下,该算法均可以有效地对采样频率偏移进行校正,使系统性能符合标准要求.通过在FPGA上的硬件实现以及使用Xilinx的Chip scope Pro进行的在线实时验证表明,该算法可以在占用较少硬件资源的条件下,实时、连续地对信号进行处理,可以作为一个完整OFDM基带处理器的子模块.     

矿井下定位系统通信模块的设计

针对目前矿井下定位通信系统研究和应用现状,提出一种可供矿井下定位系统使用的通信模块设计。阐述了该通信模块的硬件设计和软件设计,介绍了所使用的新跳频序列的原理和实现算法,并对通信模块的性能进行了分析。该通信模块能为矿井下定位系统提供快速可靠的信息采集,同时提高了系统的抗干扰能力。应用该通信模块的矿井下定位通信系统在丢失率指标上较其它现有系统低。     

AES算法的轮内融合优化

为减少高级加密标准(AES)算法的硬件消耗,提出了一种AES加解密算法的轮内融合结构.在降域求逆元的基础上,该结构选择性地将轮函数内部的线性模块进行融合,减少了线性模块间的重复计算,从而有效地减少了密钥处理模块的计算量及硬件消耗,使得AES算法实现进一步优化.通过统计数据进行对比分析,验证了该结构的优化性,并分别选出了最优的加密、解密所使用的换域矩阵     

轮胎压力监测系统

分析了轮胎压力监测系统的软、硬件实现,着重分析了传感器获取温度和压力的算法,以及射频通信模块的数据形式、硬件设置和软件算法。     

基于FPGA的密码算法测试平台设计与实现

设计了一种基于FPGA的密码算法测试平台。讨论了该平台的系统架构,设计模块的划分及解决方案。该测试平台利用实验箱资源,包括键盘数据输入,数码管及发光二极管显示输出等功能进行密码算法的设计与实现。该测试平台有助于学习、了解和掌握密码算法硬件实现以及数字系统的FPGA设计。基于该测试平台,可以在相同的架构下设计实现对不同密码算法的验证。     

顺序写随机读存储器的可测性设计及故障诊断

顺序写随机读型存储器(SWRRM)广泛应用于程控数字交挟机中.本文讨论了顺序写随机读型存储器模块的可测性,提出了电路设计的改进方案及故障诊断算法.详细介绍了电路设计原理及其实现,所介绍的方法已应用于国产程控数字电话交换机中.     

分组密码的硬件实现

从硬件设计角度提出对分组密码设计的要求。通过对R ijndael算法的分析得到分组密码算法的通用运算部件,分别从提高速度和降低成本两方面逐一分析各部件的硬件实现方法同时考虑了芯片资源的分布特点.论文最后通过对R ijndael算法高速度和低成本两种实现方法的具体参数对比,提出面向硬件的分组密码设计.     

一种易于硬件实现的运动估计算法及其VLSI实现

综合考虑硬件成本和运动估计的精度,提出了一种易于硬件实现的运动估计算法,称之为分层准全搜索法. 在串行输入以100％效率并行处理的硬件结构的基础上,进一步采用并行处理结构和流水线处理的方式,并结合了分层搜索的思想. 所使用的硬件资源是全搜索法的四分之一,而且降低了系统时钟,从而降低了成本. 实验结果表明算法得到的PSNR和全搜索匹配法可比,比其他快速搜索算法要好. 文中结合H.263图像编解码器的实现,提出了一种并行处理时的数据存储方案,大大节省了片内存储器,从而又节省了系统功率和成本,已用FPGA实现了这种算法.     

DLMS算法的自适应噪声抵消器

本文对数字化LMS算法的自适应噪声抵消器的性能作了理论分析,并用硬件实现了该系统的实验装置,利用该装置做了系统性能的实验测试,其结果与理论分析较一致,自适应性能有所提高.     

干式双离合器自动变速器快速控制原型与台架试验

基于dSPACE快速控制原型开发了干式双离合器自动变速器系统的多级控制算法,算法在Simulink/Stateflow环境下完成,通过Real-Time Workshop在硬件中实现。快速控制算法的设计、执行、测试和在真实硬件上的实现,缩短了开发周期。将算法下载到双离合器电控单元进行台架试验,通过与快速原型的半实物仿真对比,验证了控制算法的正确性。目前控制系统已应用于干式双离合器自动变速器的开发中。     

基于FPGA的蝶形运算的设计与实现

本文以FFT算法和CORDIC算法为基础,通过理论分析,提出一种改进的CORDIC流水线结构并设计了FFT的蝶形运算单元,将硬件不易于实现、运算缓慢的乘法单元转换成硬件易于实现、运算快捷的加法单元,并根据基4算法的寻址特点设计了简单快速的地址发生器。系统整体采用流水线的工作方式,使整个系统的数据交换和处理速度得以提高,经过时序仿真和硬件仿真验证,运行速度达到100MHz以上。     

基于LabVIEW的CRC-16程序分析与实现

在论述循环冗余校验的原理和特点的基础上,采用LabVIEW技术,分析和研究了CRC-16程序算法和程序实现的问题,验证了它的可靠性和高效性.说明基于图形化编程语言的LabVIEW技术,可以更好更直观地用于研究高阶CRC软件和硬件实现的问题. 更多还原     

雷达目标RCS数据压缩及重构硬件实现算法分析

为在硬件平台上实现雷达目标RCS数据压缩及重构,基于阈值离散傅里叶变换（TDFT）算法,采用基2FFT算法,在蝶形运算部分运用改进的ORDIC算法计算序列和旋转因子的复数乘法,从理论上分析了RCS数据压缩算法在硬件上实现的可能性,并通过Matlab软件仿真了算法硬件实现的全过程.仿真结果表明：所提算法的雷达目标RCS数据压缩及重构方法能在硬件上实现,对雷达目标RCS数据压缩及重构的硬件实现具有一定的参考价值.     

通信网络中快速CRC算法的设计与实现

介绍循环冗余校验码的基本概念以及表驱动算法的原理与一般设计思想.给出了详细的算法设计,用VC++6.O在局域网上实现了该算法.循环冗余校验算法采用软件校验的方法,不需要设计另外的硬件电路,校验速度非常快,提高了计算机网络通信的速度和报文传输的准确性.     

既成ARM系统中创建"第二实时钟"

主流ARM芯片内都附有WatchDog硬件逻辑。在不改变既有系统的硬件结构前提下，系统正常运行中可以“借用”该硬件逻辑构建自己的精密实时钟（“第二RTC”），使之能很方便地实现微秒级计时；这样做，等于把系统实时钟的可使用时间范围向下扩展2，3个数量级（高主频ARM情形下会更短）。这一尝试的原始驱动来自一项加密算法移植探索试验：实现了有关函数，经实验验证有效。着重对这种“借用”思路进行分析，对具体实施的细节作了介绍。