一种多线程FPGA时序驱动布线算法

随着现场可编程门阵列(FPGA)器件尺寸不断增大,计算机辅助设计(CAD)工具运行时间成为突出的问题。布线是FPGA的CAD流程中最为耗时的一个阶段,一种能有效缩短布线时间的方法就是并行布线。本文提出一种减少FPGA时序驱动布线算法运行时间的多线程方法。该算法首先将信号按照线网的扇出数量进行排序,再将排序后的线网均匀分配到各个线程中,最后并发执行所有的线程。在布线质量没有受到显著影响的前提下,即线长增加2.58%,关键路径延时增加1.78%的情况下,相对于传统通用布局布线工具(VPR)时序驱动布线算法8线程下的加速比为2.46。     

基于ARM与FPGA的高速数据采集技术研究

现场可编程门阵列(FPGA)与ARM(高级RISC微处理器)的结合能降低系统体积并实现强大的功能,在数据采集系统中得到越来越广泛的使用,FPGA与ARM之间的高速数据传输是系统实施的最具挑战性的问题之一。在本文中,我们使用FPGA来从前端获取海量数据,将其发送到ARM,同时ARM通过TCP/IP协议传输数据到远程计算机。本文主要介绍了FPGA和ARM之间高速传输方法的接口设计。该理论研究表明,这种方法最大传输速度可以达到50MB/s。     

一种FPGA验证与测试方法介绍

文章重点介绍了一种FPGA验证与测试的方法。该测试方法的优点是不依赖于芯片设计与测试机台,低成本、开发周期短。基于PC、ATE与自制转换软件,对FPGA验证与测试开发技术进行研究。PC主要完成bin文件的生成,自制转换软件主要将bin文件转换为机器可识别的atp文件。ATE导入配置文件、完成信号输入与输出验证。基于该理论对Xilinx公司的XCV1000进行了实验,实验表明该方法可行并能快速实现测试开发与芯片验证,且具有很好的通用性,可用于其他FPGA芯片的测试、研究与验证,还可以应用于不同的ATE机台。     

FPGA器件设计技术发展综述

现场可编程门阵列(Field Programmable Gate Array,FPGA)作为一种可编程逻辑器件,在短短二十多年里从电子设计的外围器件逐渐演变为数字系统的核心,在计算机硬件、通信、航空航天和汽车电子等诸多领域有着广泛的应用。伴随着半导体工艺技术的进步,FPGA器件的设计技术取得了飞跃性突破。该文在回顾FPGA发展历史的同时,对目前主流FPGA器件的前沿技术进行总结,并对新一代FPGA的发展前景进行展望。     

SDRAM控制器的FPGA设计与实现

介绍了利用现场可编程门阵列(FPGA)实现同步动态随机存储器(SDRAM)控制器的方法,着重于FPGA具体实现过程中的一些常见问题.分析了设计中所用的SDRAM性能、特点,给出了其读写时序状态图,给出SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机.本设计采用甚高速集成电路硬件描述语言(VHDL)编程,直观而且占用资源较少,其基本设计原理对其他同类SDRAM也适用,对需要大容量存储器的应用是较经济的设计.     

数字签名算法SHA-1的FPGA高速实现

随着网络的迅速发展,信息安全越来越重要,信息认证是验证收到信息来源和内容的基本技术。常用的信息验证码是使用单向散列函数生成验证码,安全散列算法SHA-1使用在是因特网协议安全性(IPSec)标准中。在设计中使用FPGA高速实现SHA-1认证算法,以PCI卡形式处理认证服务。     

基于FPGA的PL3接口协议的一种设计与实现

介绍了在FPGA器件上实现Pos-phy level3接口协议的工作原理、设计思想和模块结构，并详细探讨了接收方向上单通道PL3接口的控制单元的实现，该实现方法有利于正确扩展多通道的实现．     

三数据通道浮点加法器的FPGA实现

浮点加减运算是现代数字信号处理中非常频繁的操作,浮点运算的快慢直接影响数字信号处理的速度.常用的硬件实现算法有双通道算法和三通道算法.文中介绍了浮点加法器电路设计的常用算法,重点介绍了一种低功耗的三数据通道结构,最后以MAXPLUSⅡ为工具,给出了该结构的现场可编程门阵列(FPGA)实现.仿真结果显示,该方法可以提高数据采集及运算速度,为实时数据处理提供了一种方法.     

基于FPGA的窄带干扰抑制算法在GPS中的应用

针对GPS接收机有效信号弱,易受窄带干扰影响的不足,提出了一种基于FPGA的窄带干扰抑制算法的实现方案。该方案以Xilinx公司的Virtex5芯片为硬件平台,采用重叠加窗频域滤波算法和自适应多门限检测技术实现窄带干扰的实时检测和抑制,最后采用重叠相加的方法进行数据输出。测试结果表明,该设计能为GPS接收机提供至少60dB的抗窄带干扰能力。与其他窄带干扰抑制方法相比,收敛速度和信噪比损耗都得到了改善。     

应用于抗辐照FPGA的多标准I/O电路设计

针对工业控制、航空航天等多种复杂的电磁辐射环境中对大规模FPGA器件及高速数据传输的迫切需求,设计了一种可应用于抗辐照FPGA的多标准I/O电路。该I/O电路中输入/输出寄存器均采用三模冗余(TMR)技术进行了抗辐照加固,能够支持14种电平标准,实现宽电压范围调节。该抗辐照FPGA抗单粒子翻转(SEU)大于37 MeV·cm2/mg。仿真及测试结果表明,该I/O电路满足设计要求。     

分布式I／O资源虚拟化技术的研究

提出一种可有效整合和使用分布式I/O资源的新方案.该方案实现于操作系统和系统硬件之间,主要采用最新的硬件虚拟化技术,将分布于多主机的I/O资源进行虚拟化和整合,为上层客户操作系统构建一个全局虚拟I/O空间,实现客户操作系统对分布式I/O资源的全局管理和使用.该方案实现于系统软件层,性能较高、实现成本低,并且客户操作系统无需做任何修改.     

I2C I/O电路设计

符合标准的电气参数实现是设计的主要问题,详细阐述了一些关键参数的实现方式,如输人高低电平、输出下降时间。为适应多电压的工作环境,电路采用了一些特殊结构如采用电平转换单元和内部低电压电路互联、采用电压保护结构使电路同时支持3．3V和5V总线电压。该电电路采用常见的双电压(1．8V／3．3V)0．18pm工艺实现。仿真结果表明完全符合飞利浦公司的快速型12C总线(FAST-MODE)的电气标准。     

基于Verilog-HDL的信号处理板卡中双向端口的设计

选用Xilinx的Virtex-4芯片,美国德州仪器Texas Instruments公司C6000的DSP-TMS320C6713,设计一个高速信号（采集）处理板,介绍了其系统构成,以及各模块的逻辑框图。应用Verilog-HDL语言对双向（inout）端口进行了描述,同时给出仿真初始化双向端口I／O的方法。     

一种自适应多核处理器I/O一致性处理方法

 I/O引发的数据一致性问题是多处理器系统数据一致性问题不容忽视的重要因素.多核使得处理器中的I/O一致性问题变得更加突出.另一方面,I/O访问模式的多样性使得单一的I/O一致性处理方法很难满足多样的I/O应用需求.本文首先分析了I/O应用访问模式,提出了I/O数据访问的七种特性;并根据I/O数据的访问特性提出了一种新型的自适应多核处理器I/O一致性处理方法,使得I/O一致性处理可以自适应地根据I/O应用进行动态调整,从而满足不同应用需求;最后,我们对自适应的I/O一致性处理方法进行了性能评测,评测结果表明该方法对不同的I/O应用均能获得很好性能.     

基于STD总线的多路数字I/O设计

随着人们生活水平的日益提高,工业控制的对象数量也与日俱增,对I/O模块的开发需进一步加强。为了满足工业控制方面的I/O数量多,操作方便,使用灵活,可靠性高等方面的较高要求,实现了一种基于STD总线,以工业控制计算机为主控制器,应用Xilinx公司的CPLD开发平台,面向工业控制的多路数字I/O设计。工业控制计算机通过多路数字I/O板,实现了多达128位I/O被控对象的读、写控制,并且速度快、性能稳,能够充分满足工业控制的要求。     

集成电路中接口电路的可靠性设计

在集成电路设计中,可将承担静电放电保护、电平转换、电路驱动等功能的电路组合成接口电路,通过对接口电路的可靠性设计来提高集成电路的可靠性。从电路设计、版图设计、封装设计等设计阶段的特点出发,阐述了各阶段可靠性设计的内容,并总结了一些设计要点和设计准则,提出了可采用接口电路、封装、PCB三者协同设计的方法,以提高接口电路的可靠性。     

数据筛选技术在并行I/O中的应用

Collective I/O是并行I/O的一种实现方式,然而科学应用中的请求并不总能很好地满足进行Collective I/O的前提条件.根据工作站网络的特点,在并行I/O系统CION(Collective I/O on Now system)中将数据筛选技术与之紧密结合,充分发挥了Collective I/O的功效.性能测试显示了数据筛选对系统性能的显著提高.     

MUX-buffer开关互连结构的FPGA芯片I/O互连设计

硬件结构及电子设计的质量是决定FPGA性能的两个重要因素。针对这两个方面,提出了一种通用的FP-GA芯片I/O互连结构,利用"回线"的终端互补原理对各种互连线的悬空终端进行连接。根据所提出的I/O互连结构的特点,在较少编程点的前提下,减少传输管级联个数,对多路选择器和缓冲器进行优化,提出了一种节省芯片面积且速度较快的基于MUX-Buffer结构的布线开关。该结构已在FPGA芯片中实现,对I/O互连的仿真及测试结果表明,所提出的结构及电路实现具有很好的延时可预测性,与常规MUX结构相比,面积-延时乘积降低了10%左右。     

网络存储系统I/O响应时间边界性能研究

为了对网络存储系统性能进行预测和改进,利用定量分析法研究了系统I/O响应时间与各性能影响因素之间的关系。通过分析网络RAID存储系统的数据传输原理,建立了该系统的闭合排队网络模型,并研究了其I/O响应时间的性能边界。实验表明,理论性能边界反映了实际系统性能的变化趋势和性能边界。进一步分析发现,当并发任务数较低时,存储中心服务器CPU处理能力和缓冲区命中率是影响I/O响应时间的关键因素。