用VHDL语言实现数字钟设计

介绍了利用VHDL硬件描述语言进行数字钟的设计,具有调节时、分、秒和整点报时功能,并通过数码管驱动电路,动态显示计时结果。采用VHDL语言设计数字电路系统是当今的趋势,是我国在世界市场上生存竞争和发展的需要。     

用VHDL语言实现数字系统

通过几个例子讲述了用VHDL语言实现数字系统。首先介绍了多路复用器的实现．其次说明了用VHDL语言编制数字钟．具有时、分、秒、计数显示功能，具有清零、调节小时、分钟、秒的功能，最后谈了实现8位通用寄存器．采用VHDL语言设计数字系统是当今的趋势，是我国电子工业在世界市场上生存、竞争与发展的需要。     

基于VHDL语言的数字时钟设计

介绍了VHDL语言的特点及优势,表明了EDA技术的先进性,采用自上而下的设计思路,运用分模块的设计方法设计了数字时钟系统,并在QuartusⅡ环境下进行编译和仿真,完成了24 h计时和辅助功能设计,证明了方案的可行性,体现出了"硬件设计软件化"的新趋势。     

一个用VHDL语言设计的编码电路

本文通过一个编码电路的设计实例,介绍了用ＶＨＤＬ语言设计数字电路的基本方法和过程,以及应用ＶＨＤＬ语言和ＥＰＬＤ器件为数字电路设计所带来的好处。     

用VHDL实现LED条形显示器的接口设计

1.引言 VHDL(硬件描述语言)是美国国防部于20世纪70年代开始研究发展的电路设计工具,并于1987年成为IEEE的一种标准。VHDL可实现下至具体逻辑门的描述,上至系统行为描述。这种宽范围的描述能力使VHDL成为高层次设计的核心,而高层次的设计非常接近人们的日常习惯,不必经过     

用VHDL设计高速数字相关器

介绍了通信技术中数字相关器的工作原理,用VHDL设计了十六位高速数字相关器,并给出了仿真波形图,最后用CPLD实现了高速数字相关器。     

用VHDL设计数字电路

ＶＨＤＬ作为一种电路硬件描述语言,目前正在被越来越多的电子技术设计人员所应用。介绍了ＶＨＤＬ的特点及用以设计数字电路的设计流程和描述方法,并通过一个简单的设计实例说明ＶＨＤＬ对同一电路的不同描述方法。     

使用硬件描述语言VHDL设计硬件电路

介绍硬件描述语言的特点、VHDL语言的优点，指出VHDL作为一种标准硬件描述语言，目的就是用于大规模及超大规模集成电路的设计。     

基于FPGA的数字钟设计

介绍了利用VHDL硬件描述语言结合FPGA可编程器件进行数字钟的设计，并通过数码管驱动电路动态显示计时结果。通过本例可以为其他电路的设计提供一定的借鉴作用。     

VHDL语言在数字电路教学中的探讨

指出了电类专业的学生，应该熟悉掌握VHDL语言，探讨了把硬件描述语言引入数字电路教学首先要向学生介绍VHDL语言设计的基本内容，然后要求学生完成一个VHDL语言的综合设计。实践表明，这种方法有助于克服学习VHDL语言中的一些难点。     

基于VHDL语言设计数字频率计

文中运用VHDL语言，采用Top To Down的方法。实现8位数字频率计，并利用Isp Expert集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中。经实际电路测试，该系统系统性能可靠．     

用VHDL设计直接数字频率合成器

应用EDA技术，以FPGA／CPLD器件为核心，用VHDL语言设计直接数字频率合成器。本文给出了他的工作原理、设计方法和主要的程序代码。采用FPGA设计的直接数字合成器不仅可方便地实现各种比较复杂的调频、调相和调幅功能，而且具有良好的实用性。     

数字电路的VHDL语言设计方法

分析了传统硬件电路设计的“自下而上”的方式和步骤，针对设计中存在的调试与试验相对滞后的问题，提出了采用“自上而下”的VHDL电路设计方法，按照硬件设计的三个层面，对行为级描述、寄存器传输级描述和逻辑综合进行了说明并给出了电路设计流程，通过SCI设计实例对该设计方法做了进一步的诠释和具体分析，为数字电路的VHDL语言设计提供了可借鉴的思路和方法．     

基于MAX+plusII 10.0 Baseline的数字电路设计

讨论MAX plusII 10．0 Baseline的功能和特点，提出以VHDL设计语言为手段、以MAX plusII 10．0 Baseline为平台的数字电路的设计方法。     

基于VHDL的数字逻辑电路设计

分析了硬件描述语言VHDL的特点、结构和描述;说明了基于VHDL进行数字逻辑电路设计的方法;结合实例介绍了VHDL在数字逻辑电路设计中的应用方法。