四分法和差分相干结合的北斗弱信号捕获算法

针对弱信号条件下传统卫星信号捕获算法无法满足用户需求的问题,在对接收信号进行傅里叶变换的基础上,提出了一种利用四分法估计导航数据比特跳变位和差分相干累加方法相结合的北斗弱信号捕获新算法。与基于FFT的半比特交替和相干累加结合的捕获方法比较可知,该算法数据利用率高,对噪声有良好的抑制效果。仿真结果表明,该算法可实现-38 dB信噪比条件下的北斗弱信号捕获,并可进一步提高软件接收机灵敏度。     

一种高动态、弱信号GPS比特同步方法

为了实现高动态、弱信号条件下的GPS信号的比特同步,该文提出了一种基于差分相干累加的比特同步方法,简称差分累加法。该方法将一个导航数据比特周期内的复相干积分值与间隔为整数位导航数据比特长度的相应值进行差分相干累加后再进行非相干累加作为统计量,计算20个候选位置的值,最大值对应的差分相干累加起始位置即为导航数据比特边界位置,从而实现比特同步。仿真结果表明,差分累加法适合高动态、弱信号GPS比特同步。     

一种低复杂度的低信噪比非相干直扩信号捕获算法

针对低信噪比非相干直扩信号捕获问题,本文提出一种区域并行块捕获算法.该算法首先对调制数据偏移量所在区域进行并行预估计并舍弃可能含有数据跳变的非有效数据段,然后对各支路有效数据段进行快速傅里叶变换和非相干累加得到各频点的累加检测值,最后对累加检测峰值进行恒虚警判定和抛物插值以实现信号检测和参数的精确估计.理论分析和仿真结果均表明,本文算法能够根据虚警漏警概率、捕获时间和信噪比要求对参数进行优化,在实现快速可靠捕获的同时保持较低的计算复杂度和资源消耗.     

新的实现微弱GPS信号快速捕获的改进算法

为了能够在低信噪比下实现微弱信号的快速捕获,必须增加处理增益.要提高增益就要进行累积,而累积易受导航电文翻转和多普勒频偏的影响.为了克服两者的影响,传统的捕获方法通常采用相干加非相干累加的捕获算法,但是非相干累加又引入了平方损耗,并且对频率走动效应补偿有限.随着积分时间长度的加长,数据翻转和多普勒变化的影响会愈加突出,传统的算法已不能满足要求.对此,一种新的弱信号快速捕获算法被提出.该算法采用奇偶相间分别相干累加的方法进行数据补偿和并行多普勒搜索的方法进行多普勒补偿,从而在尽量延长单次相干积分时间的基础上,实现了多次相干积分结果的多次相干累加.最后计算机仿真验证,该方法是有效的和正确的,并且与传统方法相比,同样条件下,改进算法的累加次数是传统算法的1/8,捕获时间缩短了1/4以上.     

低信噪比环境下短扩频码捕获性能的改善

介绍了低信噪比环境下基于FFT的扩频码捕获技术,提出了在相同累加段数情况下提高性能的方案。作为提高相干增益的两种方式,相干累加和非相干累加各有优缺点,在一定的数据长度内合理地设计累加方式对提高捕获性能大有帮助。基于两种累加方式的性能介绍了一种两路非相干积分的累加方式。对于GPS信号,在低信噪比的环境下的仿真证明,在一定长度下优化后的累加方式相比非相干累加和普通混合累加方式能够得到更好的捕获效果(更高的检测概率)。     

基于截断非相干累加的长码捕获方法

随着电子对抗的逐渐加剧,卫星信号的扩频体制日益复杂,对接收端的扩频码捕获造成了严峻挑战。提出一种基于截断非相干累加的Y码捕获方法,该方法以W码和P码的特定时序关系为先验知识,通过对Y码信号的截断处理、FFT相关和多段数据的非相干累加,实现低信噪比条件下的Y码信号捕获。仿真结果表明,由于加密W码的干扰,传统捕获方法已无法完成Y码信号的有效捕获,而所提截断非相干累加法仍可实现捕获,具有显著优势。     

一种改进的两级相干累加码捕获方法

为了提高伪码捕获性能,在分析常用相干-非相干码捕获平方损耗及捕获性能的基 础上,提出了一种改进的两级相干累加伪码捕获算法。通过在第二级累加之前对多普勒频偏 进行有效补偿,实现了相干累加,提高了捕获性能;采用FFT实现,解决了工程实现的难 度。与传统的相干-非相干累加码捕获算法相比,该方法具有捕获门限低、多普勒频偏可估 计等优点。计算机仿真表明,该方法仅比理论值恶化1 dB,具有高效的捕获性能。 同时,分析表明该方法实现简单、快捷,具有很好的工程应用前景。     

基于GPS软件接收机平台的弱信号捕获算法研究

为了解决GPS弱信号的捕获问题,以GPS软件接收机为平台,首先建立了消除考虑多普勒频移对码片传输影响的精确GPS信号模型;在此基础上,采用了一种相干/非相干积分相结合的改进型块数据捕获算法实现了对弱信号的有效捕获。该算法综合考虑了非相干积分引起的噪声影响,并提出一种易于工程实现的非相关积分损耗补偿方法。最后,通过一组实测数据,验证了改进的相干/非相干相结合捕获算法,补偿了由于非相关积分带来的积分损耗,能够有效地实现对弱信号的捕获。     

一种基于相干累加的并行伪码快速捕获算法

介绍了一种适于高动态、低信噪比环境下的伪码快速捕获算法。分析了相同累加点数下,相干累加和非相干累加各自的优缺点,并在此基础上对扩频增益和扫频点数量方面进行优化,进而提出一种基于时域PN码相关的分级捕获并行处理的方法。仿真结果和分析表明,该方案能在高动态环境下实现信号的快速捕获。     

一种避免二次编码跳变影响的"北斗"弱信号捕获算法

在现阶段,"北斗"B1I信号在D1导航电文中引入现代化GPS和Galileo系统常用的二次编码调制,使得比特跳变周期变短,降低了系统的捕获灵敏度.为解决上述问题,提出了一种基于码元排布顺序的改进相干累积捕获算法,通过分组来遍历并统计一个数据段的累加和相关值,并且采用一种改进的判决方法进行双重判决,最终确定其中最大相关值并完成捕获.此方法有效延长了积分长度,克服了因Neumann-Hoffman(NH)码造成的相干累积时间过短的缺陷,能改善在低信噪比环境下的信号捕获能力.在高斯白噪声模型下对各个捕获算法进行的仿真对比结果表明,所提算法在低信噪比(-36～-34 dB)情况下,与补零算法相比,信号捕获灵敏度有约1.7 dB的提升.     

基于FM0记忆辅助特性的RFID标签碰撞检测

为实现两个射频识别(RFID)碰撞标签信息的检测和分离,提出一种利用Gen2标准中FM0标签编码固有记忆特性的检测方法。通过对FM0比特编码特点和碰撞标签信息的无记忆检测分析,得到基于单个比特持续时间的无记忆检测方法的条件错误概率和单个标签信息检测的误码率;然后利用单个FM0比特编码需要前一比特的“记忆”特性,得到对应于前一比特的一对测量值和对应于下一比特的一对测量值,进而得到碰撞标签信息的1比特记忆辅助检测时的条件错误概率和误码率性能;并对在帧Aloha媒质接入方案中采用提出的检测方法时的N个标签群的总延迟减少性能进行了分析。仿真实验结果表明,提出的1比特记忆辅助检测方法,相比于无记忆检测具有更好的误码率性能,且能减少标签群接入时的总延迟。     

A 64 Kbit MOS dynamic RAM with novel memory capacitor

A 64 Kbit dynamic RAM is described. The RAM features a novel memory cell using a polysilicon-dielectric-polysilicon (PDP) capacitor. This structure provides performance and density advantages over the conventional approaches. A new sense amplifier configuration is also described in detail. It multiplexes two pairs of bit lines for each sense amplifier. Thus the number of memory cells per bit line is halved. This reduces the length of each bit line, thereby increasing the signal voltage available to the sense amplifier. A compatible dummy cell design is included in the discussion. Using conservative processing (3.5 /spl mu/m device channel length with 700 /spl Aring/ gate oxide thickness) a die size of 3.2 mm/spl times/7.9 mm is achieved. Experimental data are presented in the text.     

基于平均相关和差分相干累积的微弱GPS C/A码信号精密捕获算法

针对弱信号条件下GPS C/A码捕获问题,提出一种基于平均相关和差分相干累积的码捕获算法。首先,引入相干能量最大值与第二大值的比值作为判决变量,仿真了各种捕获算法的虚警概率得到最佳的判决门限;然后,通过设置的判决门限获得不同多普勒频率偏差及信噪比条件下的检测概率;最后,比较了所提差分相干累积算法、相干非相干累积算法以及非相干累积算法的捕获灵敏度。仿真实验表明,在相同接收数据长度的情况下,采用差分相干累积算法比其他2种算法提高捕获灵敏度约2 dB。     

An NMOS Microprocessor for Analog Signal Processing

A special purpose microprocessor for real time processing of analog signals is described. Design and implementation of architecture allowing a user programmable and erasable read only memory (EPROM), a 25 bit digital processor and a 9 bit analog acquisition system on the same substrate is discussed. The relationship between the device's resources and specific signal processing building blocks is discussed.     

A fully operational 1 kb variable threshold Josephson RAM

The first fully operational Josephson RAM in LSI level integration is described. The chip is designed as a 4 b× 256-word data RAM unit for a 4 b Josephson computer. A variable-threshold memory cell and the related memory architecture are used. They are so simple in structure that the fabrication can be accomplished using current Josephson junction technology. A directly coupled driver gate for a resistive bit line applies an accurate and stable driving current to the memory cell array. The RAM chip is fabricated with a 3 μm Nb/Al-oxide/Nb junction technology. For obtaining reliable RAM chips, a plasma-enhanced CVD (chemical-vapor-deposited) silicon dioxide layer is introduced for insulation between the ground plane and the base electrode. The thermal uniformity of the wafer is improved during the oxidation process for making a tunnel barrier. Installing this RAM chip together with a Josephson processor permitted the functions of a computer, including a memory access, to be successfully demonstrated. The access time was found to be 500-520 ps by measuring a test chip     

A novel memory cell for multiport RAM on 0.5 μm CMOSSea-of-Gates

A novel memory cell circuit for multiport RAM on CMOS Sea-of-Gates (SOG) has been proposed. It contributes to the operation both at high speed and at low voltage. In addition, a fourfold read bit line technique is also proposed to reduce the access time. A multiport RAM generator with the novel memory cell has been developed. 2-port or 3-port RAM's with flexible bit-word configurations are available. Test chips containing seven generated RAM's were designed and fabricated on 0.5 μm CMOS SOG. The experimental results of the chip show that each RAM operates at over 1.4 V and that the address access time of the 3-port RAM (16b×256w) is 4.8 ns at 3.3 V     

基于FPGA的高速实时数据采集系统

设计了以FPGA器件XC2VP20为核心处理芯片的高速数据采集系统.通过XC2VP20内部实现的高速状态机和相位延迟时钟作用,采用4片高速AD器件流水工作来提高数据采集速度,同时在XC2VP20内实现的DDR控制器的作用下,将转存到由Block RAM构成一级缓冲阵列中的采集信号送至由DDR构成的主存储器中.整个数据采集系统可实现百兆以上速度的实时采集.     

星基增强系统接收机中的导航比特同步设计与性能仿真

星基增强系统(SBAS)中导航电文速率为500符号/秒,针对其弱信号时找导航比特边界难的特点,提出了基于最大似然算法的比特同步算法,给出了在SBAS接收机中比特同步的应用公式和实现方法,并进一步创新性地设计了包含有软判决和多次判决的比特同步综合流程;最后在多种导航比特分布的情形下,对最大似然比特同步算法进行了不同载噪比下的性能仿真,确认了此算法在接收信号很弱时仍然有效。     

空间太阳望远镜图像积分中1 bit相关器的研究

空间太阳望远镜(SST)系统采用图像积分方法提高太阳矢量磁图的信噪比(SNR).在图像积分过程中,基于图像强度信息的相关器难以满足航天应用中系统实时性和低资源消耗要求,为此提出使用1 bit相关器实现图像快速相关运算.1 bit相关算法以异或逻辑运算代替常规算法中的乘法,提高了运算速度,同时减小硬件实现复杂度.针对太阳米粒图像,给出1 bit相关算法方案,并研制出基于FPGA DSP架构的相关器.测试结果表明,该相关器的算法精度、相关运算时间均能满足SST需求,而FPGA资源消耗仅为基于快速傅里叶变换(FFT)相关器(8 bit数据)的1/10.