基于FPGA的UART IP核设计与实现

UART控制器是计算机串行通信子系统和电信领域广泛使用的设备;针对工程应用中UART内部FIFO空间不能满足需求的问题,结合UART的特点以及FPGA设计可移植性的优势,提出一种基于FPGA芯片的嵌入式UART IP核设计方法;对于接收和发送通道分别配置有256字节的先进先出堆栈,有效减小了对CPU资源的占用,提高了IP核性能;而且在每帧数据之间增加字间隔,并通过编程设置字间隔长度,可有效解决不同设备间处理数据速度有差异的问题;利用硬件描述语言VHDL来实现设计,并完成了UART的功能和时序仿真,结果显示设计满足要求,具有良好的使用价值。     

通用异步串行通信接口的IP核设计

面对基于传统IC芯片的微电子应用系统设计技术向基于知识产权核的片上系统SoC技术发展的趋势,以IP构件为基础的设计复用思想已经应运而生。通用异步串行通信接口因其可编程特性和高度兼容性,在各类MCU、MPU以及DSP芯片设计中得到了广泛的应用。本文介绍了一种以状态机为控制核心,内部带有16字节缓冲FIFO的通用异步串行通信接口IP核的设计。本设计采用VHDL语言描述,用FPGA实现并通过了仿真验证。     

基于FPGA的UART IP核设计与实现

本文设计了一种基于FPGA的UART核,该核符合串行通信协议,具有模块化、兼容性和可配置性,适合于SoC应用.设计中使用Verilog HDL硬件描述语言在Xilinx ISE环境下进行设计、仿真,最后在FPGA上嵌入UART IP核实现了电路的异步串行通信功能.     

基于FPGA的UART自适应接收IP核设计

为解决串行传输时发送方波特率多变情况下接收方每次都需要与发送方进行波特率约定的问题,设计了UART自适应接收IP核,在FPGA内部设置波特率库,利用0校验位和空闲位持续时间准确识别波特率,实现了UART的自适应接收,同时基于VHDL将整个模块封装为IP核,进一步提高了设计的通用性。通过Vivado内部仿真工具进行仿真,仿真结果表明,本设计可以在设置的波特率库下进行UART的自适应接收。     

基于FPGA的PROFIBUS-DP从站IP软核的设计

提出一种用FPGA实现现场总线PROFIBUS-DP从站软IP核的设计方案。IP核为单个FPGA上实现一个完整的系统(SoPC)提供极大便利。通过IP核进行模块化设计,采用FPGA直接搭建IP核实现PROFIBUS-DP从站接口SPC3集成芯片的功能。通过实际应用验证了方案的正确性和可行性,提高了设计效率,极大地节约了硬件资源。     

VGA控制器IP核的FPGA实现

随着高速图像处理的发展,VGA控制器IP核已成为SoC芯片中的一个重要部件.这里介绍一种使用FPGA芯片实现对VGA控制器的Verilog HDL设计方案.该方案采用FPGA设计VGA接口以将要显示的数据直接送到显示器上,加快了数据的处理速度,提高了系统的兼容性,比同类控制器有着占用资源少、时钟延迟小等特点.     

USB设备控制器IP核系统设计及FPGA实现

本文针对USB设备单芯片设计方法,介绍一种USB设备控制器IP核系统的设计,提出SIE核心控制流程,能满足设备控制器最大限度精简指令,同时对USB设备控制器如何屏蔽USB协议做了部分探讨,并简述了FPGA验证。     

基于FPGA的IP核开发板的设计及测试

介绍一种能嵌入8051 IP核的硬件开发板的设计流程及方法。以交通灯控制器为实例,给出基于IP核的嵌入式系统开发的一种方案。该方案可以满足较复杂的IP核设计和测试需求。     

基于FPGA的人机界面控制器IP核

本文结合可复用IP设计理念和FPGA技术特点,设计并实现了基于Avalon总线的能完成硬件可配置和可裁减的人机界面控制器IP软核.完成了VFD荧光管位数、键盘按键个数以及LCD液晶屏类型(STN/TFT)可配置的控制,并带有独立的帧存储控制器.     

通用可编程接口IP核的设计与实现

为满足SoC外设接口高带宽、外部电路接口多样性的要求,利用可编程状态机和波形描述符存储器,设计了一种通用可编程接口IP核.分别从接口硬件连接设计、固件程序设计、波形描述符设计和仿真平台设计等方面对接口的设计流程进行了详述.以8051 CPU核为基础,利用所设计的接口IP核构建了仿真验证环境,对接口IP核编程后实现了对外部存储器的访问,并通过比较写出和读入的数据验证了设计的正确性.     

一种简易的UART IP核的设计与实现

文章主要介绍一种简易通用的UART IP核的设计。UART作为一种短距离、低成本通信的串行传输接口,随着嵌入式系统的迅速发展,已成为SoC(System on Chip)芯片中的一个重要部件,在数字通信中得到了广泛的应用。本设计在对UART的串行通信协议进行详细分析的基础上,采用Verilog HDL语言对ALTERA的Cyclone系列FPGA进行设计,用一片FPGA实现了UART的发送、接收和波特率发生等功能,并验证了结果。这种灵活的设计方法使整体设计紧凑、小巧,提高了系统的兼容性,节约了硬件成本,具有较强的推广价值。     

基于FPGA的双CPU容错控制器设计

基于冗余容错思想,设计基于现场可编程门阵列的双CPU容错控制器。该容错控制器在故障情况下可通过回溯重载进行故障判定和系统性能恢复,控制器控制律在传感器失效时能进行自我重构。仿真结果表明,该容错控制器通过冗余CPU的切换和控制律的重构实现了系统故障情况下的容错纠错功能。     

基于FPGA的SM3算法优化设计与实现

介绍SM3密码杂凑算法的基本流程,基于现场可编程门阵列(FPGA)平台,设计SM3算法IP核的整体架构,对关键逻辑进行优化设计。选用Cyclone系列器件作为目标器件,与现有算法进行实现比较,结果表明SM3算法IP核耗费较少的逻辑单元和存储单元,具有最高的算法效率,可为密码片上系统产品的开发提供算法引擎支持。     

基于FPGA的二次雷达编码电路的设计

本文介绍了一种基于Field Programmable Gate Array（FPGA）的二次雷达编码电路设计,它使用VERILOG语言编程实现二次雷达的询问和应答信号。此编码电路内部采用了模块化的设计,其产生的二次雷达信号的脉冲宽度和脉冲间隔可调。     

基于FPGA的立方星可重构星载处理系统研究

为了以最小代价提高立方星可重构星载计算机的可靠性,提出了一种基于FPGA的立方星可重构星载处理系统架构。首先,在对国内外微纳卫星星载计算机设计特点进行分析的基础上,分别采用基于SRAM架构和基于Flash架构的FPGA作为核心处理模块与外部表决接口模块,兼顾了系统的运算速度与可靠性。其次,针对可重构星载处理系统中所涉及的可重构策略、在线重构技术以及系统同步技术进行了详细设计。最终,基于所设计硬件系统上进行的测试以及在轨的实测数据验证了该架构的可靠性和有效性。     

基于FPGA的浮点向量协处理器设计

为满足现代数字信号处理中大量数据的运算需求,利用ARM946和Xilinx公司的现场可编程门阵列芯片逻辑资源和IP库,设计专门用于浮点复数向量运算的64位协处理器,对相关浮点运算进行优化,并在硬件仿真平台上进行测试。结果表明,该协处理器可使浮点复数向量运算性能得到大幅提高。     

基于FPGA的直接数字频率合成器的设计

直接数字频率合成是一种新的频率合成技术,介绍了利用Altera的FPGA器件实现直接数字频率合成器的工作原理和电路设计方法,并利用FLEX器件实现了DDS电路。     

基于FPGA的AES加/解密算法的可重构设计

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源。该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例。通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗。     

基于FPGA的电流采集系统设计

在大气垂直探测仪干涉调制系统中,为满足摆动扫描电机驱动反射镜扫描时的稳定性要求,提出一种应用于空间遥感仪器的电流采集系统设计。在现场可编程门阵列控制下,使外围电路协同工作,实现对电机电流输出信号进行连续采样、存储及传输。实验结果表明,通过该系统采集获取的电流波形与理论分析相一致,并且具有较高的稳定性。