SM4抗差分功耗分析轻量级门限实现

针对SM4门限实现（TI）面积大、随机数消耗多的问题，提出一种SM4门限实现的改进方案。在满足门限实现理论的情况下，对S盒非线性求逆进行了无随机共享，并引入面向域的乘法掩码方案，将S盒随机数消耗减少至12 bit；基于流水线思想，设计了新的8 bit数据位宽的SM4串行体系结构，复用门限S盒，并优化SM4线性函数，使SM4门限实现面积更加紧凑，仅6 513 GE，相较于128 bit数据位宽的SM4门限实现方案，所提方案的面积减小了63.7%以上，并且更好地权衡了速度和面积。经侧信道检验，所提出的改进方案具备抗一阶差分功耗分析（DPA）能力。     

基于秘密共享的LBlock的S盒防御方案

针对LBlock算法在侧信道攻击前脆弱的问题,文章提出一种可以抵抗一阶和二阶差分功耗攻击(Differential Power Analysis,DPA)的门限防护方案.该方案以秘密共享原理为基础理论,并且在算法进行运算时采用了复合域的概念,将算法的运算域由GF(24)转移到GF(22)上,减少硬件消耗的同时,又提高了...     

面向ASIC实现的CPA研究平台及其应用

差分功耗分析（DPA）是一种非侵入式边信道攻击技术,对各种密码芯片的安全构成了极大威胁。为了能够快速地评估密码算法ASIC实现方式的算法级抗功耗分析攻击措施的实际效果,将门级功耗分析方法应用于功耗分析攻击评估技术中,搭建了基于PrimeTime PX和MATLAB的相关性功耗分析（CPA）研究平台。该平台具有较强的通用性,只需修改算法攻击功耗模型部分,即可快速完成对不同密码算法ASIC实现中算法级防护措施的评估。作为应用,利用该平台分别对普通AES算法实现和基于Threshold技术的AES算法实现进行了相关性攻击实验,证明了该平台的有效性和便捷性。     

简化固定值掩码二阶差分功耗攻击方法及其防御措施

功耗攻击是近年来嵌入式加密芯片安全的重要威胁之一,它以较低的代价和很快的速度破解未加防护的加密芯片.简化固定值掩码由于所需消耗资源少,特别适合低功耗小面积要求的智能卡,本文对简化固定值掩码的二种实现方法中一种进行了深入研究与分析,通过理论和实验证明简化固定值掩码采用相同字节方法并不能抗二阶功耗攻击.提出一种改进的部分随机固定值掩码算法,理论和实验证明可以抗二阶差分功耗攻击,与上述简化固定值掩码算法相比:本算法在保持简化固定值掩码算法优点的基础上,可以抗二阶差分功耗攻击.     

多核并行编程技术在中文分词程序优化中的应用

为了充分利用多核处理器的硬件资源和计算能力,提出了多核并行编程技术在中文分词程序中的优化方案.根据中文分词最大正向匹配算法的特点,由传统的串行程序,改为并行程序.利用多核并行编程模式的思想,设计了一个混合并行编程模式,通过Intel的性能分析工具,找出了该算法的热点和瓶颈,对其进行优化.实验结果表明,优化过后的执行时间较原来串行程序的执行时间缩短了50%～60%,同时提高了程序的加速性能,取得了良好的效果.     

一种抗侧信道攻击的随机功耗方法

针对RSA密码算法的实现电路有多种攻击方法。功耗平衡技术常用来抵抗侧信道攻击。为了解决抗侧信道攻击算法中开销大的问题。通过混淆比特位为0运算单元之间的功耗,提出一种随机功耗方法来抵抗侧信道攻击。通过对该方法的分析,证明该随机功耗算法能够实现抗计时攻击和能量攻击的目的,功耗能够减少30%左右,且不降低方案的安全性。     

位串行SVD处理器的设计

奇异值分解(SVD)广泛应用于数字信号处理等领域.为提高SVD效率,Brent等提出一种由SVD处理器组成的阵列,应用并行JACOBI算法实现SVD.SVD处理器一般采用CORDIC位并行结构实现.本文比较CORDIC位并行结构和位串行结构,分析了位串行结构在硬件资源以及时钟频率上的优势,采用CORDIC位串行结构设计了SVD处理器,并结合位串行结构的特点对其进行了优化.仿真实验验证了该设计的正确性;CORDIC结构的对比实验表明,与位并行结构相比,位串行设计以一定的处理时间为代价,可以节约大量的硬件资源,适用于硬件资源紧缺的非实时场合.     

一种高性能R-LWE格加密算法的电路结构及其FPGA实现

随着量子计算机的发展,传统的公钥加密方案,如RSA加密和椭圆曲线加密算法(Elliptic curve cryptography,ECC）受到了严重威胁。为了对抗量子攻击,基于格的密码学引起了关注,其中环错误学习（Ring-learning with error,R-LWE）格加密算法具有电路实现简单、抗量子攻击等优点,在硬件加密领域具有极大的应用潜力。本文从硬件应用的角度,提出并实现了一种R-LWE加密方案中多项式乘法的并行电路结构,采用了数论转换（Number theoretic transforms, NTT）方法,并使用了两个并行的蝶形运算单元。结果表明在增加较少硬件资源的情况下,本文设计的算法提升了42%的运算速度。     

基于分拆窗口NAF w标量乘的抗功耗分析方案

为同时兼顾椭圆曲线密码的安全和效率,提出一种基于分拆窗口NAFw的抗功耗分析方案.该方案采用基于窗口的二元非相邻形式编码方法实现标量乘算法,并通过改进的NAFw算法提高标量乘算法的运算效率,采用分拆窗口的方法实施抗功耗攻击.算法性能分析结果表明,该方案既可以保证椭圆曲线密码的运算效率,又可以抵抗简单功耗分析、差分功耗分析和二阶差分功耗分析,且可以根据实际需求选择窗口宽度.因此该方案可以兼顾安全和效率.     

基于FPGA的OFDM时间同步系统串并结构设计

时间同步技术是OFDM系统中影响其性能的关键技术之一;针对相关运算中使用较多并行乘法器导致硬件资源大量消耗的问题,提出了一种串并相结合乘法器的结构设计;该方案在很大程度上降低了硬件资源消耗的同时又保证了延时性,并基于硬件平台给出了相应的实现结构,在此基础上对结果进行了分析;仿真结果表明,该算法在多径信道环境下具有较高的时间同步精度,能够较大程度地降低硬件资源消耗,在实际系统中具有很好的利用价值.     

基于FPGA的GIFT分组密码算法实现

GIFT算法作为PRESENT算法的改进版本,结构上更加简洁高效,在FPGA上运行时,性能仍然存在提升空间。对此提出了一种新的实现方案,通过将算法的40轮迭代计算优化为20轮迭,并将加解密与轮密钥生成操作并行执行。在xc6slx16 FPGA平台综合后,频率可达194 MHz,吞吐量可达1.2 Gbps,消耗时钟周期21个,结果表明,所提方法相比现有工作具有更好的性能表现和更少的时钟周期消耗,实现在FPGA上高速运行是切实可行的。     

基于随机森林算法的谷物粉分类及硬件加速

针对传统谷物粉种类检测速度较慢的问题,基于ZYNQ平台实现随机森林算法辅助微波无损检测技术对谷物粉种类进行高效准确识别。通过对随机森林模型硬件实现的分析研究,提出了一种改进模型参数结构,有效节省了硬件存储资源的消耗。为了缩短算法预测时间并降低系统功耗,在硬件实现时引入提前终止识别机制,在保证准确率不变的前提下避免不必要的决策树预测过程。针对Zedboard开发板,设计一种模型参数存储方案,充分利用片上资源保证系统正常工作。实验结果表明,与传统CPU实现随机森林算法相比,该方案在ZYNQ上运行的实测时间缩短约54.2%,同时没有引起识别精度的损失。     

基于FPGA的串行维特比译码的实现

维特比算法是一种卷积码译码算法。随着卷积码约束度的增加，并行维特比译码所需的硬件资源呈指数增长，限制其硬件实现。该文讨论了一种申行译码结构的FPGA实现方案。这种申行结构适合长约束度的卷积码译码，能在性能不下降的前提下有效地节省资源。     

A new countermeasure against side-channel attacks based on hardware-software co-design

This paper aims at presenting a new countermeasure against Side-Channel Analysis (SCA) attacks, whose implementation is based on a hardware-software co-design. The hardware architecture consists of a microprocessor, which executes the algorithm using a false key, and a coprocessor that performs several operations that are necessary to retrieve the original text that was encrypted with the real key. The coprocessor hardly affects the power consumption of the device, so that any classical attack based on such power consumption would reveal a false key. Additionally, as the operations carried out by the coprocessor are performed in parallel with the microprocessor, the execution time devoted for encrypting a specific text is not affected by the proposed countermeasure. In order to verify the correctness of our proposal, the system was implemented on a Virtex 5 FPGA. Different SCA attacks were performed on several functions of AES algorithm. Experimental results show in all cases that the system is effectively protected by revealing a false encryption key.     

基于智能卡实现的分组加密算法的功耗分析

针对基于智能卡硬件实现的SM4分组加密算法的物理泄露安全问题,提出了一种快速、高效的相关功耗分析方法,通过理论分析和实验研究,暴露了即使是理论上非常安全的SM4加密算法,在物理实现过程中也会泄露重要的敏感信息。首先,通过分析SM4算法的实现流程和加密特性,建立功耗分析的数学模型,并推导出解密流程和优化算法;其次,结合理论物理泄露点,搭建完整的智能卡硬件功耗分析实验系统,通过智能卡的功耗数据采集、分析、优化,研究真实智能卡的侧信道安全漏洞;最后,结合实验结果,进一步优化功耗分析,探讨嵌入式系统环境下的SM4算法安全性能。与Mifare DESFire MF3ICD40智能卡三重数据加密标准(3DES)算法侧信道分析相比,所提方法将功耗数据量从25万条降低到不足一千条,分析时间从7个多小时,减小到几分钟,并且完整地恢复了SM4的原始密钥,能有效提高硬件环境下的功耗分析效率,降低计算复杂度。     

后量子加密算法的硬件实现综述

现有的密码体制大多基于RSA、ECC等公钥密码体制,在信息安全系统中实现密钥交换、数字签名和身份认证等,有其独特的优势,其安全性分别依赖于解决整数分解问题和离散对数问题的难度。近年来,随着量子计算机的快速发展,破解上述数学问题的时间大幅减少,这将严重损害数字通信的安全性、保密性和完整性。与此同时,一个新的密码学领域,即后量子密码学应运而生,基于它的加密算法可以对抗量子计算机的攻击,因此成为近年来的热点研究方向。2016年以来,NIST向世界各地的研究者征集候选抗量子密码学方案,并对全部方案进行安全性、成本和性能的评估,最终通过评估的候选方案将被标准化。本文比较了NIST后量子密码学算法征集(第2轮、第3轮)的各个方案,概述目前后量子加密算法的主要实现方法:基于哈希、基于编码、基于格和基于多变量,分析了各自的安全性,签名参数及计算量的特点以及后期的优化方向。PQC算法在硬件实现上的挑战其一是算法规范的数学复杂性,这些规范通常是由密码学家编写的,关注的重点是其安全性而非实现的效率,其二需要存储大型公钥、私钥和内部状态,这可能会导致不能实现真正的轻量级,从而降低硬件实现的效率。本文重点介绍了目前后量子加密算法的硬件实现方式,包括PQC硬件应用程序编程接口的开发,基于HLS的抽象实现和基于FPGA/ASIC平台的硬件实现。PQC方案的硬件化过程中不仅需要算法的高效实现,同时需要抵抗针对硬件结构的侧信道攻击。侧信道攻击可以通过来自目标设备泄露的相关信息来提取密码设备的密钥。本文讨论了后量子加密算法在具体实现和应用中受到侧信道攻击类别和防御对策。     

Hardware implementation of dynamic fuzzy logic based routing in Network-on-Chip

This paper presents the hardware implementation of a generic fuzzy logic-based adaptive routing scheme for both buffered and bufferless Networks-on-Chip (NoC). The routing scheme considers the dynamic traffic load and power consumption on neighboring router links to select the output port of an incoming flit. Specifically, fuzzy logic control is used to build a simple, generic, and efficient nonlinear control law that dynamically calculates the input link cost. Basing the link cost on traffic load and power consumption and not on empty buffer slots, makes the proposed algorithm applicable to both buffered and bufferless NoCs. Hardware implementation in ASIC and FPGA technologies demonstrate that the hardware area overhead imposed by the fuzzy control logic is from minimal to negligible for practical flit sizes and scales excellently with network size. Furthermore, since the fuzzy control logic is not in the router critical path, it imposes no additional latency. Finally, we demonstrate the efficiency of the proposed routing scheme through simulative evaluation against representative conventional counterparts.