内建自测试中多输入特征寄存器的硬件开销的减少

在内建自测试中,针对随机向量测试,本文提出了一种通过输出信号分组压缩来减少多输入特征寄存器MISR的硬件开销的方法。该方法是在分析输出信号之间相关性的基础上,根据给定的MISR阶数构造具有最小相关度的输出信号集合组,以此来减少输出信号分组压缩时的故障覆盖率损失。该方法不需附加任何辅助电路。     

硬件复用的内建自测试结构设计

现代数字集成电路因规模庞大而导致测试困难,内建自测试是一种有效的可测性设计技术;由于内建自测试在电路内部设计测试生成与分析模块,需要消耗额外的硬件资源;通过对测试生成与特征分析模块的结构分析,提出基于硬件结构复用的可重构逻辑块观测器,并基于该模块设计了可重构的内建自测试结构;仿真结果表明,该测试结构通过硬件结构的时分复用,能有效地降低硬件资源消耗,测试逻辑正确有效,测试速度较快。     

逻辑内建自测试高故障覆盖率设计

基于扫描的可测性设计技术需要大量空间存储测试矢量,并且难以实现全速测试,随着芯片规模越来越大,频率越来越高,其测试成本也将越来越高,逻辑内建自测试(Logic Built-In-Self-Test,LBIST)技术以其简单的硬件实现和较小的设计开销开始被业界广泛使用,但该技术也存在覆盖率较低的问题,主要原因在于:一是线性反馈移位寄存器(Linear Feedback Shift Register,LFSR)产生的伪随机矢量的空间相关性;二是电路结构上对伪随机矢量的抵抗性;针对这两种原因给出了一些改善的方法,从而达到提高故障覆盖率的目的,为实际设计提供借鉴。     

一种选择多个单元的重新播种内建自测试方法

随着集成电路技术的迅速发展,芯片的集成度越来越高,怎样对电路进行有效测试就显得越来越重要。其中内建自测试被认为是解决测试问题有效方法之一。文中提出了一种选择多个单元的重新播种BIST测试方法,实验结果表明该方法可以降低硬件开销。     

一种选择多个单元的重新播种内建自测试方法

随着集成电路技术的迅速发展，芯片的集成度越来越高，怎样对电路进行有效测试就显得越来越重要。其中内建自测试被认为是解决测试问题有效方法之一。文中提出了一种选择多个单元的重新播种BIST测试方法，实验结果表明该方法可以降低硬件开销。     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

使用双重种子压缩的混合模式自测试

提出了一种基于扫描混合模式的内建自测试的新颖结构,为了减少确定测试模式的存储需求,它依赖一个双重种子压缩方案,采用编码折叠计数器种子作为一个LFSR种子,压缩确定测试立方体的个数以及它的宽度．这种建议的内建自测试结构是完全相容于标准的扫描设计,简单而具有柔性,并且多个逻辑芯核可以共享．实验结果表明,这种建议的方案比先前所公布方法需要更少的测试数据存储,并且具有相同的柔性和扫描相容性。     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

逻辑内建自测试技术进展综述

逻辑内建自测试(logic buit-in self-test,LBIST)是一种可测试性设计技术,利用芯片、板级或系统上的部分电路测试数字逻辑电路本身。LBIST对于许多应用来说至关重要,尤其是国防、航空航天、自动驾驶等生命和任务关键型的应用。这些应用需要执行片上、板上或系统内自检,以提高整个系统的可靠性及执行远程诊断的能力。该文首先给出了常用的LBIST分类,并描述了经典的,也是工业界应用最成功的LBIST架构——使用多输入特征寄存器和并行移位序列产生器的自测试架构;其次,对国内外研究团队、研究进展进行了总结;再次,详细剖析了LBIST的基本原理、时序控制、确定性自测试设计、低功耗设计、“X”容忍等关键技术点,列举出了主流的LBIST商业工具,并逐一分析了其软件架构和技术特点;最后,讨论当前LBIST技术仍需进一步解决的问题,并进行展望。     

面向存储器核的内建自测试

存储器内建自测试是当前针对嵌入式随机存储器测试的一种经济有效的途径。它实质是BIST测试算法在芯片内部的硬件实现,形成“片上BIST测试结构999作为E-RAM核与芯片系统其他逻辑电路的接口,负责控制功能,实现片上E-RAM的自动测试。根据一个实际项目,本文介绍了MBIST的整体设计过程,并针对测试开销等给出了定量和定性的讨论。     

一种低功耗BIST测试方法

通过分析RTL的代码和RTL的故障仿真可得到一组屏蔽向量,将这些屏蔽向量和随机向量应用到门级进行故障测试可提高系统的故障覆盖率并降低测试功耗。本文主要论述了利用RTL的功能信息进行低功耗BIST测试的方法,并通过其在标准电路中的应用阐述实现过程。     

约束输入精简的多扫描链BIST方案

运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流.     

A Mixed-Mode BIST Scheme Based on Folding Compression

In this paper a new scheme of mixed mode scan-based BIST is presented with complete fault coverage,and some new concepts of folding set and computing are introduced.This scheme applies single feedback polynomial of LFSR for generation pseudo-random patterns as well as for compressing and extending seeds of folding sets and an LFSR, where we encode seed of folding set as an initial seed of LFSR .Moreover these new techniques are 100% compatible with scan design .Experimental results show that the proposed scheme outperforms previously published approaches based on the reseeding of LFRSRs.     

基于折叠重排的低功耗BIST技术研究*

为了降低测试功耗,提出一种新的低功耗测试矢量方案,该方案增设了一个可编程的约翰逊计数器。这种技术首先对确定测试矢量进行编码得到LFSR矢量种子,然后对LFSR种子解码、重排得到新的测试矢量。通过ISCAS85实验结果表明,该技术能够改善测试矢量之间的线性相关性,大量减少测试矢量之间的跳变,达到降低功耗的目的。重点介绍了双重编码种子的方法和数据结果分析。     

修正de Bruijn序列的线性复杂度研究

n级de Bruijn-0/1序列,就是从de Bruijn序列2ⁿ个状态中去除一个全0状态（记为de Bruijn-0）或全1状态（记为de Bruijn-1）而得到的周期为2ⁿ-1的序列。研究了de Bruijn-0和de Bruijn-1（记为de Bruijn-0/1）序列的线性复杂度特性,提出了相关的定理并给出了证明,同时给出了4~6级de Bruijn-0/1序列线性复杂度的统计数据。     

基于m序列的可重构线性反馈移位寄存器研究

现今,m序列通常用线性反馈移位寄存器（LFSR）来产生,但产生的序列单一,且其串行的产生方式使得序列的产生速率随码序列周期的增大而成线性增大的趋势。文章分析了线性反馈寄存器的特征多项式,在电路中加入寄存器组,提出了一种改进型线性反馈移位寄存器结构。改进后的电路实现各级寄存器并行输出数据,克服了传统线性反馈移位寄存器产生m序列的速度受字长制约的限制,且电路可以重构特征多项式的系数因子产生多种序列。最后,以周期为15的m序列为例对电路进行了仿真和验证,实验结果表明序列产生速率提高了N／2倍（N为寄存器级数）。     

数字系统单加权集下随机测试生成方法

为在不引入额外的硬件开销以下较短的测试序列获得较高的故障覆盖率，提出一种基于细胞自动机（CA）的数字集成电路加权随机测试方法。该方法利用可测性测度建立反映故障侦查代价的可测性代价函数，对此函数的寻优得到被测电路主输入处的权值，再由一维混合型CA实现了该权值下的随机序列。对标准电路的实验验证了该方法是一种有效的、且便于BIST的应用的测试生成算法。     

基于GH-PKC体制的盲签名方案

GH-PKC是一种新的基于GF(q)上三级线性反馈移位寄存器序列的公钥密码体制。其安全性基于有限域GF(q3)上的离散对数困难问题,但运算却在有限域GF(q)中进行。文中给出了一种新的基于GH-PKC的类ELGamal数字签名算法,并在此基础上构建了基于GH-PKC的盲签名方案,其安全性等价于解GF(q3)上离散对数困难问题,但是传输的数据量只有传统方案的1/3。