可预置循环次数的LED数显循环定时器

<正> 本文介绍的可预置循环次数的LED数显循环定时器,以晶体为时基器件,以专用集成电路为时间控制器件,不仅有效地扩大了时间控制范围(开启、关闭时间从1秒～99时59分连续可调),而且保证了极高的精度和较好的重复性。由于采用倒计时方式显示出时间的变化,并且有独特的次数可预置功能,该定时器将使用户可直观地掌握控制的进程。     

可预置功率因数补偿装置的设计

本文介绍功率因数的检测方法,以及功率因数可预置补偿装置的设计方法。并分析电路的工作原理及特点。     

码率可配置Turbo译码器设计与实现

本文介绍了码率可配置 Turbo 译码器的 FPGA 设计与实现。可配置 Turbo 译码器可灵活支持 1/3、1/6、1/10 三种码率,减少了器件使用规模和资源,并支持固定迭代次数译码和动态迭代译码。码率可配置 Turbo 译码器最终在 Xilinx 公司的 XC7K325T-2FFG900I 芯片上实现。     

实时互锁式无线抢答手柄的设计与应用

给出一种实时互锁式无线抢答手柄的设计应用实例,使无线抢答器的死区时间由通常的40 ms锐减为40μs。其基本思路是:在每只抢答手柄中增加一片射频接收模块和一个电子开关、配以相应的附属电路,使该电子开关受控于接收模块输出信号的有无,并决定手柄中的射频发射模块是否通电工作,从而实现各抢答手柄之间的实时互锁。只有首先被按下抢答按键的手柄,才有可能向外发送编码射频。持有该手柄的选手即为抢答成功者。     

循环汉明码编译码器的设计与FPGA实现

分析了循环码的特性,提出一种循环汉明码编译码器的设计方案。编译码器中编码采用除法电路,译码采用梅吉特译码器,易于工程应用。对编译码器在FPGA上进行了实现,通过参数化设置,具有较高的码率,适用于(255,247)及其任意缩短码的循环汉明码,并给出了译码器的仿真和测试结果。结果表明:编译码器运行速率高、译码时延小,在Virtex-5芯片上,最高工作时钟频率大于270 MHz。在码组错误个数确定的系统应用中,可以有效降低误码率,一般可将误码率降低一个量级。实践表明,该设计具有很强的工程实用价值。     

带复位的高性能译码器设计

译码器是寄存器文件中的关键部件.为了实现高性能的寄存器文件,结合寄存器文件的设计,实现了一款带复位的高性能译码器,并分析了这款译码器的性能和功能.设计中,使用了偏斜逻辑的设计方法,有效地提高了译码器的速度.同时,采用特殊的复位电路,可以精确地控制字线维持时间,降低功耗.在0.13μm工艺下对译码器进行模拟分析并与传统的译码器进行比较,结果表明,相对于传统静态译码器,该译码器的速度增加了43.24%,延时为210ps,相对于传统动态译码器,平均功耗降低了37.56%.     

基于Verilog语言的可预置加减计数器的设计

计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计,运用Verilog HDL语言设计出了一种同步的可预置加减计数器,该计数器可以根据控制信号分别实现加法计数和减法计数,从给定的预置位开始计数,并给出详细的VerilogHDL源代码。最后,设计出了激励代码对其进行仿真验证,实验结果证明该设计符合功能要求,可以实现预定的功能。     

嵌入式可重构DSP处理器的指令译码器设计

在对我们研发的代号为CoStar的嵌入式可重构32位DSP(Digital Signal Processing)处理器的结构作简要介绍的基础上，着重阐述了其指令译码器的设计。文章的重点放在我们提出的一些新颖的设计思想上：为支持CoStar的复杂流水线、SIMD(Single Instruction stream over Multiple Datastreams)和可重构而采用的相对集中的分布式译码、多模式指令复用等技术；为降低译码器的面积和功耗而采用的嵌套式的分类译码、类型合并、译码预判、信号合并等技术。     

CMOS可预置双边沿触发器的设计及其应用

本文从消除时钟信号冗余跳变而致的无效功耗的要求出发,提出一种基于CMOS传输门的双边沿触发器设计,并设置了它的直接预置控制端以使达到实用的要求。该触发器已用PSPICE程序模拟验证了具有完整的功能。使用该触发器设计时序系统的实例被演示。对模拟所得数据的计算结果表明,与采用相同功能的单边沿触发器的系统比较,由于工作频率减半可使采用双边沿触发器的系统功耗明显降低。     

高性能多标准可配置Viterbi译码器设计与验证

为了使Viterbi译码器广泛地应用于更多标准中,结合前向回溯译码和滑窗流水技术,同时ACS(Add-CompareSelect)部件通过减规约的操作减少异或延迟,提出一种高性能可配置Viterbi译码器。该译码器支持1 2,1 3,1 4码率,约束长度在5~9之间,生成多项式任意配置等参数,同时支持GPRS,Wi MAX,IS-95 CDMA,LTE,CDMA 2000等多标准。在对译码器进行设计的基础上,基于UVM验证方法学搭建一种模块级验证平台,完成Viterbi译码器模块级的功能验证,覆盖率达到99.4%。利用Synopsys Design Compiler工具进行综合,面积为0.2 mm2;在28 nm工艺,500 MHz主频下,功耗为38.3 m W,吞吐率为1.06 Gbit/s。结果表明,此译码器具有很好的灵活可配性,在移动终端有很好的应用前景。     

可重构幸存路径管理Viterbi译码器的研究与设计

根据现代通信系统对自适应性和低功耗的要求,设计了一种自适应的Viterbi译码器,通过设计可重构的幸存路径存储管理单元(SMU),译码器可以根据不同调制方式自适应地选择回溯深度,并通过简化分支度量运算,降低了Viterbi算法中分支度量单元(BMU)和加-比-选单元(ACSU)的复杂度.经FPGA仿真结果表明,该算法性能满足自适应要求,且占用硬件资源低,可降低功耗14%左右,可用于含多速率多调制方式的移动通信系统.     

可预置绝热触发器的设计及其应用

研究了采用交流能源的可预置绝热触发器。首先对CMOS电路的能量恢复原理进行了分析，在此基础上，提出了性能良好的低功耗绝热触发器，并设置了它的预置控制端，使该触发器可方便地应用于时序电路设计。验征了采用该触发器设计时序系统的实例。SPICE模拟表明，所设计的电路具有正确的逻辑功能及低功耗的优点。     

CMOSPCM编译码器CSC3057的功能简介及设计考虑

根据数字通信Ａ律ＰＣＭ编码原理和ＰＣＭ编译码器专用集成电路ＣＳＣ３０５７的内电路结构，介绍了该电路的功能特点和信号流程。根据对内电路部分数模混合电路的结构分析，对ＣＳＣ３０５７的测试和工艺提出了相应的要求。     

多码率QC-LDPC译码器设计与实现

低密度奇偶校验码（LDPC）是目前最有效的差错控制手段之一,而其中准循环LDPC码（QC-LDPC）应用最为广泛。提出了一种通用的多码率QC-LDPC译码器设计方法,并在FPGA上完成了实现和测试。测试结果表明,该多码率译码器在资源占用不超过2种码率译码器资源之和的前提下能够有效支持至少3种码率;且工作时钟在110 MHZ时,固定迭代次数为16次,该译码器的吞吐率能保持在110 Mb/s以上。     

一种高性能可重用Viterbi译码器的设计

设计了一个可重用、可升级的基四流水线结构Viterbi译码器.设计中采用了基四流水、前向追踪、同址写回和分块管理技术,并利用处理单元(PE: Process Element)互联技术,对译码器的结构进行了抽象和参数化处理,使卷积码生成多项式、PE个数和回溯深度等可根据实际需要重新配置.在TSMC 0.18 μm CMOS 工艺下, 成功地实现了带删除的64状态(4,1,6) Viterbi 译码器,电路规模仅3万门,译码速率可达12.5 Mbps,功耗为15 mW;在ST 0.13 μm CMOS工艺下,也获得了同样的性能,功耗仅为4.7 mW.该Viterbi译码器已被应用于DAB接收机芯片中.     

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。     

多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点.本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps.     

多码率多边类型LDPC码译码器的设计与实现

提出了一种固定码长的多码率多边LDPC码译码器,该译码器采用对校验比特信息进行间隔删余的算法实现其多码率译码,并设计了一种适合多码率多边LDPC码的部分并行译码结构。基于该结构在FPGA平台上实现了码长为640 bit,码率为0.5～0.8的多边LDPC码译码器。