混合BIST对象建模及结构分析

介绍一种基于谱分析的混合信号BIST分析方法,包括被测电路模型建立,即利用Volterra级数来描述,阐述这种BIST测试方案。以硬件开销较小的伪随机信号作为输入激励,通过谱估计方差较小的Welch算法进行谱分析,计算出Volterra频域核来进行故障诊断,可使测量过程高效、准确。最后利用MATLAB仿真分析验证了方案的可行性,使测试方案具有较好的实用性和通用性。     

一种针对3D芯片的BIST设计方法

提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。     

基于分块关联矩阵的中压配电网可靠性评估分块算法

结合中压配电网结构特点,提出基于分块关联矩阵的中压配电网可靠性评估分块算法。首先形成配电网分块,然后提出了分块关联矩阵的构造方法。基于此,在以块为单位进行故障解析模拟时,通过递归故障块的前后向块来确定故障影响范围,可大量节省故障枚举时间和重复的开关元件搜索时间。同时在分块关联矩阵形成后可不再考虑网络结构,方便求得带子馈线及备用电源的配电网可靠性指标。应用该算法对可靠性测试系统进行了可靠性评估,算例表明该算法计算准确,计算过程简单且便于分析系统中的薄弱点。     

参数化的嵌入式乘法器测试技术研究

设计并实现了一种利用内建自测试（built-in self-test ,BIST ）技术对Alteral公司FPGA芯片中嵌入乘法器资源实施故障检测与诊断的方法。该方法利用V HDL语言设计一种独立于乘法器内部结构测试算法,通过3次配置下载,可以检测出芯片中嵌入乘法器资源在工作模式下所有固定故障类型,同时能够对故障乘法器进行定位。最后在被测乘法器测试模型之上设计了完整的BIST 测试电路,通过对该电路的实测,验证了文中测试方法的准确性与有效性。     

基于边缘扫描技术的PCB测试节点优化设计

介绍了一种可用于PCB测试的方法。边缘扫描技术是一种先进的数字电路测试技术,可广泛应用于大规模集成电路的测试。本文详细介绍了边缘扫描技术的测试电路结构及其工作模式,并将其应用于PCB的测试,本文利用基于贪婪策略的最优化算法分析了PCB的测试节点,可以利用最小的测试节点集实现PCB的测试。实际应用电路的分析结果表明,本文介绍的PCB测试方法,可以有效地降低PCB级测试的硬件开销。     

SOC片上嵌入式微处理器核的可测试性技术

本文介绍了SOC片上嵌入式微处理器核的各种可测性方法,从是否添加可测性电路来分,可分为基于硬件的自测试方法和基于软件的自测试方法.基于硬件的自测试方法是利用各种可测性设计技术实现对微处理器核的测试,包括插入DFT测试电路的方法和基于BIST技术的功能性测试方法.本文提出了一种BIST型的具体测试结构,可用于测试一个简单8位处理器核;基于软件的自测试方法则是利用处理器核本身的指令集来实现自我测试.文中最后分析了这2类测试方法的优缺点和未来微处理器核的测试发展方向.     

针对逻辑门功能异常的VLSI故障仿真方法研究

为准确评价测试集对超大规模集成电路（VLSI）内部故障的覆盖效果,提出一种VLSI故障建模与仿真方法。首先,在电路级综合运用仿真和实验手段向逻辑门内部注入多个故障,统计并分析这些故障对其功能的影响以构建由变异真值表（MTT）组成的故障字典;其次,考虑MTT及其发生的相对概率权重,提出一种有效的测试覆盖率评价模型,并将其应用于门级故障仿真算法中;最后,针对若干组合逻辑基准电路进行了实例验证,仿真实验结果表明,所提方法相较于经典的固定值故障模型能够更真实地反映测试集的故障覆盖能力。     

从芯片测试和板测试方法综合MCM测试策略（续）

本文综述了功能测试和BIST等芯片测试实践及其与MCM测试的关联,并分析了上述技术运用于MCM测试的不足。文章还总结了在线测试和边界扫描等板测试策略.并讨论了板测试技术运用于MCM测试的可取之处。文中分类并比较了各种测试策略。介绍了合适的MCM测试设备,随后举例说明了芯片测试、板测试以及混合测试等MCM测试策略。     

从芯片测试和板测试方法综合MCM测试策略

本文综述了功能潮试和BIST等芯片测试实践及其与MCM测试的关联,并分析了上述技术运用于MCM测试的不足。文章还总结了在线测试和边界扫描等板测试策略,并讨论了板测试技术运用于MCM测试的可取之处。文中分类并比较了各种测试策略,介绍了合适的MCM测试设备,随后举例说明了芯片测试、板测试以及混合测试等MCM测试策略。     

一种新型的可编程存储器BIST设计

本文提出一种新型的可编程存储器BIST控制器设计.它使用新型的指令格式,可以实现各种March算法.通过使用这种指令格式能减少指令数据量和字节内故障的测试时间.为了进行诊断测试,在BIST控制器设计中加入诊断模块,能够输出故障地址和故障操作.     

Solving the m‐way graph partitioning problem using a genetic algorithm

The m‐way graph partitioning problem is of central importance in combinatorial optimization. It has many important applications in fields such as VLSI circuit design, task allocation in distributed computing systems, and network partitioning. In this paper, we propose an efficient genetic algorithm to solve this problem. The proposed method searches a large solution space and finds the best possible solution by adjusting the intensification and diversification automatically during the optimization process. The proposed method is tested on a large number of instances and compared with some existing algorithms. The experimental results show that the proposed algorithm is superior to its competitors in terms of computation time and solution quality. © 2011 Institute of Electrical Engineers of Japan. Published by John Wiley & Sons, Inc.     

基于动态分区的大电网紧急状态控制辅助决策

针对当前状态和预想故障情况下的电网紧急状态,提出多区域多类型紧急状态时的动态分区方案自动搜索算法,为调度员制定调控措施和运行方式提供合理化辅助决策建议。首先,引入了以线路投切为手段动态调整电网分区结构的动态分区技术;然后,针对设备过载、电压越限等紧急状态,分别给出了单一紧急状态和多种紧急状态时的动态分区自动搜索算法;最后,提出了综合考虑安全性、经济性和可靠性的动态分区方案量化评价指标,该指标可用于确定最优动态分区方案。算例以实际电网中同时出现多种紧急状态为例,分析了动态分区方案制定过程。仿真结果表明,所提方法能够给出正确的辅助决策建议,有效消除电网的紧急状态。     

考虑源荷功率随机性和相关性的主导节点选择与无功分区方法

为保持自动电压控制(AVC)系统的可靠运行,无功分区方案需适应较长时间段内源荷功率的随机变化.为此,提出一种考虑源荷功率随机性和相关性的主导节点选择与无功分区的协调优化方法.模型考虑了源荷功率的随机性和相关性及其变化时无功分区的平衡要求,并提出了考虑分区最大无功需求的场景压缩技术以实现源荷功率典型场景的模拟;采用基于目标相对占优的免疫遗传算法对模型进行求解.以IEEE 39节点系统仿真验证所述方法的有效性,仿真结果表明分区方案可以充分满足源荷功率随机变化下的无功平衡要求.     

组合电路可测试性技术的研究

随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计.文中详细分析了组合电路内建自测试的实现原理,通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX plusⅡ进行了实现.     

组合电路可测试性技术的研究

随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计,详细分析了组合电路内建自测试的实现原理.通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX pluslI将其实现.     

基于微程序设计的内建自测试技术研究

介绍了一种基于微程序构建的控制系统内建自测试体系,设计中运用了3种不同类型的微指令,将性线移位寄存器作为响应分析器,用于电路响应信号压缩;对自测试体系在测试诊断过程中各微程序执行的工作流程和诊断原理进行详细分析.基于微程序设计的控制系统诊断体系具有较高的故障诊断和检测效果,可精确定位系统中板级电路故障.     

电路划分算法改进

为提高电路划分的质量,对KL电路划分算法运行的终止条件进行改进,给出相关的公式推导过程,使得算法找到同样的解节省1/2的程序运行时间。     

Multi-model minimum variance control

A new method for simultaneously selecting the order and identifying the parameters of an ARX model and the control strategy design has been developed. The method is based on the reformulation of the problem in the standard state space form and the subsequent implementation of a bank of minimum variance controllers, each fitting a different order model. Thus, the problem is reduced to selecting the true model among a set of candidate models, using the well-known multi-model partitioning theory, for general (not necessarily Gaussian) data pdf's. Thus, the cumulative control is the average of the model-conditional minimum variance controls, weighted by the respective a posteriori probability that each particular model is the true model. Simulation experiments indicate that the proposed method is 100% successful in selecting the correct model order and that it accurately identifies the model parameters, in a sufficiently small number of iterations. Furthermore, the method is insensitive in variations of the used filters' variance, and it is adaptive, in the sense that it has the ability of successfully tracking changes in the model structure, in real time. The proposed algorithm lends itself to parallel and VLSI implementations. © 1998 John Wiley & Sons, Ltd.