系统级的可测性设计

随着IC设计的不断发展，SoC由于其可重用性而被广泛应用，这使得可测性设计（DFT）也被提高到系统级的高度。从顶层模块考虑，必须对不同模块采用不同的测试策略，合理分配测试资源。该文通过实例，提供了一种可行的系统级DFT方案。     

针对多时钟扫描测试的可测性设计方法

在数字集成电路设计和生产中，基于扫描的测试方法是重要的可测性设计(design-for-test)技术．在多时钟的扫描测试设计中，不同时钟域之间信号的交叉会增加测试矢量的数目，从而增加了测试的成本．采用新的可测性设计方法，在扫描测试时用多路选通器隔断时钟域之间的交叉信号，使得原来处于不同捕获时钟组的时钟被分配到相同的时钟组中，在故障覆盖率基本不变的同时，减少测试矢量，降低测试成本．经实验验证，文中新的可测性设计方法可以明显地减少测试矢量数目，而且便于在RTL级加入。     

基于边界扫描的星载计算机可测性设计

叙述了可测性设计（Design For Test／Testability，DFT）的概念和常见方法，其中边界扫描技术是目前应用最为广泛的可测性设计方法。本文在对边界扫描技术的基本原理予以介绍后，结合星载计算机的特点设计了一种基于边界扫描的可扩展的层次化可测性设计结构，能够通过边界扫描进行芯片级、板级乃至系统级的测试。     

基于IEEE 1149．1标准的系统可测性设计

本文介绍了以IEEE 1149．1标准为基础的计算机系统的可测性设计及实现过程，并对可重构系统中可测性设计的相关问题加以探讨，给出了一个结合可测性设计的计算机故障诊断系统研制的实例。     

基于IDDQ扫描的SOC可测性设计

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略;本文首先介绍了在CMOS集成电路中的IDDQ测试方法,介绍其基本原理,展示了测试的优越性,CMOS IC本质上是电流可测试,IDDQ和功能测试相结合,可大大改善故障覆盖率,提高测试的有效性;最后提出了一种基于IDDQ扫描的SOC可测性方案,是在SoC扫描测试中插入IDDQ的测试方法,这是一种基于BICS复用的测试技术,并给出了仿真结果最后得出结论。     

扫描设计中扫描链的优化

提出了扫描法可测性设计中扫描链的优化方法。采用交迭测试体制和区间法能快速求出最优解。对于确定的测试向量集，用该方法构造的扫描链能使电路总的测试时间最少。     

边界扫描技术及其在PCB可测性设计中的应用

阐述了边界扫描技术的基本原理,从设计方法、优化策略及实现技术等方面,对基于边界扫描技术的PCB可测性设计进行了研究,并给出了具体的实现方法;以对某海军导弹通用测试系统中的数据采集电路板进行改进为例,实现了该电路板的可测性设计;经验证,该方法有效地缩短了数据采集电路板的开发周期,降低了其维修测试费用,因而将具有更为广泛的应用前景.     

SoC可测性技术研究

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略.介绍了可测性设计技术常用的几种方法,从芯核级综述了数字逻辑模块、模拟电路、内存、处理器、第三方IP核等的测试问题,并对SoC可测性设计策略进行了探讨,最后展望了SoC测试未来的发展方向.     

基于LSSD的Cache电路的扫描测试设计

在扫描测试设计时,因电路行为的不同需采用不同的扫描单元,LSSD(level-sensitive scan design)正是一种非常适合于电平敏感型电路的扫描单元,但在时钟控制相对复杂的电路中仅采用标准LSSD单元来完成整个扫描测试设计是不够的.在经过对LSSD扫描测试原理进行深入研究后,结合某32位RISC CPU中的Cache电路的行为特点,对标准LSSD扫描单元做了重新设计,并获得了较高的测试覆盖率和故障覆盖率.     

改进的部分扫描触发器选择的方法

研究了部分扫描触发器的选择，对原有的基于状态密度的方法做了一些改进，提出一种综合的，基于故障可控性和可观性的扫描触发器选择的方法，并分析了扫描触发器对电路时序特性的影响，在对ISCAS 89标准电路的模拟中，该方法对大部分电路可以减少选择的扫描触发器的个数，提高测试效率和测试覆盖率。     

通过单扫描链的构造实现最小测试应用时间

在交迭测试体系＾「１，２」的基础上提出了一种利用二选一开关辅助扫描寄存器的排序、能够实现最小应用时间的单扫描链的构造方法，给出了单扫描链的构造规则。此外还分析了由于二选一开关的引入带来的硬件开销问题，提出了一个能够减少硬件开销的算法。